# 1. Verilog 設計方法
[參考網址：Verilog 中文詳細教程](https://www.runoob.com/w3cnote/verilog-tutorial.html)

###### tags: `verilog` `IC 設計`

---

Verilog 設計多采用自上而下的設計方法（top-down）。即先定義頂層模塊功能，進而分析要構成頂層模塊的必要子模塊；然後進一步對各個模塊進行分解、設計，直到到達無法進一步分解的底層功能塊。這樣，可以把一個較大的系統，細化成多個小系統，從時間、工作量上分配給更多的人員去設計，從而提高了設計速度，縮短了開發週期。

## A. 設計流程

Verilog 的設計流程，一般包括以下 8 個步驟：
#### 1.需求分析
工作人員需要對用戶提出的功能要求進行分析理解，做出電路系統的整體規劃，形成詳細的技術指標，確定初步方案。例如，要設計一個電子屏，需要考慮供電方式、工作頻率、產品體積、成本、功耗等，電路實現採用 ASIC 還是選用 FPGA/CPLD 器件等。

#### 2.功能劃分
正確地分析了用戶的電路需求後，就可以進行邏輯功能的總體設計，設計整個電路的功能、接口和總體結構，考慮功能模塊的劃分和設計思路，各子模塊的接口和時序（包括接口時序和內部信號的時序）等，向項目組成員合理分配子模塊設計任務。

#### 3.HDL描述
可以用任意的文本編輯器，也可以用專用的 HDL 編輯環境，對所需求的數字電路進行設計建模，保存為 .v 文件。

#### 4.功能仿真（前仿真）
對HDL文件進行編譯，對模型電路進行功能上的仿真驗證，查找設計的錯誤並修正。 此時的仿真驗證並沒有考慮到信號的延遲等一些 timing 因素，只是驗證邏輯上的正確性。

#### 5.邏輯綜合（synthesize）
就是在標准單元庫和特定的設計XDC約束的基礎上，將設計的高層次描述（Verilog 建模）轉換為門級網表的過程。邏輯綜合的目的是產生物理電路門級結構，並在邏輯、時序上進行一定程度的優化，尋求邏輯、面積、功耗的平衡，增強電路的可測試性。
但不是所有的 Verilog 語句都是可以綜合成邏輯單元的，例如時延語句。

#### 6.佈局佈線
根據邏輯綜合出的網表與約束文件，利用廠家提供的各種基本標准單元庫，對門級電路進行佈局佈線。至此，已經將 Verilog 設計的數字電路，設計成由標准單元庫組成的數字電路。

#### 7.時序仿真（後彷真）
佈局佈線後，電路模型中已經包含了時延信息。利用在佈局佈線中獲得的精確參數，用仿真軟件驗證電路的時序。單元器件的不同、佈局佈線方案都會給電路的時序造成影響，嚴重時會出現錯誤。出錯後可能就需要重新修改 RTL（寄存器傳輸級描述，即 Verilog 初版描述），重複後面的步驟。這樣的過程可能反復多次，直至錯誤完全排除。

#### 8.FPGA/CPLD 下載或 ASIC 製造生產
完成上面所有步驟後，就可以通過開發工具將設計的數字電路目標文件下載到 FPGA/CPLD 芯片中，然後在電路板上進行調試、驗證。 如果要在 ASIC 上實現，則需要製造芯片。一般芯片製造時，也需要先在FPGA上進行邏輯功能的驗證。