# CPU作成

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## RISC-V

- 命令セットはRISC-V
- 新しい命令セットらしい

## ???

- data_memには`w_addr`と`r_addr`が必要だがどこから伸びているのか
- ここはaluの方がを見ればいいらしい
- br_takenはPCで使われる
- loadとstoreでdata_memが使われる
- loadするときにaluはdata_memからデータを受け取るがopr1とopr2の2つしかない.どういう風に受け取るのか

## 設計

- CPUの設計をどうしようかで迷う
- [ここ](https://wwang.github.io/teaching/CS5513_Spr19/lectures/Base_CPU_Implementation.pdf)が参考になりそう
- その前に簡単にモジュールの説明
- モジュールの名前,モジュールの説明,入出力回路
- PC
- programme counter
- according to the clock, tell what address to execute
- reset circuit if needed
- IN
- `clk` `rst` `br_taken` `cpc(32)`
- OUT
- `npc(32)`
- mem
- memory
- read and write PCs from a hex file into mem
- and get an instruction from the mem
- IN
- `clk` `r_addr(5)`
- OUT
- `pc(32)`
- decode
- instruction decode
- get an instruction and return certain values
- IN
- `ins(32)`
- OUT
- `rs_addr1(5)` `rs_addr2(5)` `rd_addr(5)` `imm(32)` `alucode(6)` `aluop1_type(2)` `aluop2_type(2)` `wren` `is_load` `is_store` `is_halt`
- reg_file
- register file
- keep certain values
- IN
- `clk` `rst` `rs_addr1(5)` `rs_addr2(5)` `rd_addr(5)`
- OUT
- `opr1(32)` `opr2(32)`
- ALU
- arithmetic logic unit
- get the alucode and operands, and return the result
- IN
- `alucode(6)` `opr1(32)` `opr2(32)`
- OUT
- `alu_result(32)` `br_taken`
- data_mem
- data memory
- IN
- `clk` `is_load` `is_store` `r_addr` `w_addr` `w_data`
- OUT
- `r_data`

- 大まかな流れは次のようになる

digraph CPU{
    node[shape=block]
    label = "CPU Flow"
    rankdir = LR
    pc -> mem
    pc -> pc
    alu -> pc
    mem -> decoder
    decoder -> reg_file
    reg_file ->  alu
    alu -> data_mem
    data_mem -> reg_file
    decoder -> alu
    decoder -> data_mem
    pc -> reg_file
    reg_file -> data_mem
}

- これらのステージを抽象化すると以下のようになる
- 略称
- IF:Instruction Fetch
- ID: Instruction Decode & Register Fetch
- Exec: Execution & Calculation
- Mem: Memory Access & Branch Complete
- WB: Write Back

digraph{
    node [shape=circle]
    rankdir=LR
    "IF"->"ID"->"Exec"->"Mem"->"WB"
}

- そしてそれぞれのステージを実装すれば良い
- もはや何もわからないので教科書を読んでいる
- 教科書を一通り読んだら多少は理解が深まった気がする
- そこまで難しく考える必要はないっぽい
- 所詮は回路の素子から回路のサブセットを作る
- そこから組み合わせて回路を作る
- 最初にfetchする部分を作った方が良さそう
- fetchの部分は完成した?
- テストも書こうと思ったけど上手く行かなかった
- つまり書き方がよくわからない
- まぁいいでしょう
- 次はadderを書こうかな
- adderを作る
- できた(はず)
- memoryを作る
- memoryっぽいものはできた
- 次にwriteback
- できたっぽい
- regとnpcっぽいのもできた?
- とりあえず諸々ができたということでテストをしてみる
- まずはできた部品をつなげる
- 繋げたらできていないことがわかった
- なにもわからない
- なんか分かってきたかも知れない
- よくわからなかったので上のように流れを書き換えた
- これで大分全体の流れを理解しやすくなった
- 流れを考えている.ずっと
- ここさえ完全に理解すれば書くだけ
- やっぱりよくわからないでやっていたけど,流石にわかったっぽい
- データメモリがよくわからん
- 色々モジュールはできたけど,そのモジュールを繋げるのが無理
- `rs1`が上手く繋がっていないっぽい
- とりあえず`reg_file`を初期化すれば良いよう(?)
- 初期化はした.全て$0$にした
- しかしまた失敗する
- 聞いてみた所初期化して0になったはずが他の値が(不定値)が入り込んで困った感じになっているらしいのでこれを探す
- 全部初期化した方がいいらしいのにしていなかったのでする
- 順序回路･組み合わせ回路の違いがよくわかっていない
- 順序回路の出力は現在と過去の入力に依存する
- 組み合わせ回路の出力は現在の入力に依存する
- この中で順序回路を初期化する
- ただし`verilog`では`reg`ならば速攻順序回路ということにはならない
- `alucode`が入った時に`rs1`が不定値になっているっぽいので,そこら辺を見る
- メモリ周りがおかしいらしい