2016q3 Homework3 (software-pipeline)
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# 程式碼解說

* __m128i

* _mm_loadu_si128

* _mm_unpacklo_epi32

* _mm_prefetch(char *ptr,int hint) -> 可以提前載入CPU等下會使用的資料，因為是Hint(暗示)，所以
* _MM_HINT_NTA : 載入離CPU最近的 Cache
* _MM_HINT_T0 : 可載入所有cache
* _MM_HINT_T1 : 除了L1 cache,皆可以載入
* _MM_HINT_T2 : 除了L1、L2 cache,皆可以載入

# 電腦配備

`$dmidecode -t cache`

* L1 Cache (data)
* 128kb
* write back mode
* 8-way Set-associative
* L1 Cache (Insturction)
* 128kb
* write back mode
* 8-way Set-associative
* L2 Cache
* 1024KB
* write back mode
* 4-way Set-associative
* L3 Cache
* 8192KB
* write back mode
* 16-way Set-associative

# Prefetch

## 硬體

* 在 Intel’s Nehalem 和 AMD’s K10 (Barcelona) 的CPU裡 cache 分為L1、L2、L3，L1和L2在各個核心裡面， L3 則是共用的，因為L3採用Fully Associative Mapping,沒有index，cache有空位則填滿，類似一個pool的概念

* 硬體的prefetch，設一個buffer，當發生cache miss時，同時把緊接著的資料一起載入buffer，但不是所以資料都是連續抓取的，這時需要**預測**，紀錄每次存取資料相隔多大

## 軟體

* Programmer利用程式預先載入需要的資料到Cache

# 結果

sse prefetch: 68552 us ->

13,380,525 cache-misses # 74.142 % of all cache refs
18,047,211 cache-references
1,795,979,158 instructions # 1.96 insns per cycle
915,338,879 cycles

0.246494337 seconds time elapsed

sse: 122096 us ->

18,012,123 cache-misses # 79.282 % of all cache refs
22,719,025 cache-references
1,754,099,751 instructions # 1.57 insns per cycle
1,118,384,968 cycles

0.299028596 seconds time elapsed
naive: 234360 us ->

39,581,677 cache-misses # 85.203 % of all cache refs
46,455,831 cache-references
1,941,440,008 instructions # 1.21 insns per cycle
1,598,990,101 cycles

0.423770025 seconds time elapsed

# Reference
* [SSE介紹](https://www.csie.ntu.edu.tw/~r89004/hive/sse/page_1.html)