biRISC 和課堂提到的 RISC-V 處理器實作很不同, 本質是 superscalar (dual-issue) in-order 6 or 7 stage pipeline,是進階的處理器實作,但在本專題中,你們只要專注在 biRISC 的 datapath, control, pipeline 的內部設計
4/26/2024這篇文章是用來記錄我貢獻一行程式碼給 Linux 的心得,裡面包含 patch 的流程還有一些細節。
3/12/2024Outline:
1/17/2024Reference:
7/30/2023or
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