Flip-Flop- und Zählerschaltungen

1. Flip-Flop-Schaltungen

Was ist ein Flip-Flop?

Elektronische Schaltungen mit zwei stabilen Zuständen (0/1) werden Flip-Flop oder auch bistabile Kippstufe genannt. Dabei kann die Datenmenge von einem Bit über einen beliebig langen Zeitraum gespeichert werden. Hierbei ist jedoch zu beachten, dass ein FF ein flüchtiger Datenspeicher (Stromzufuhr ist nötig, um Daten zu speichern) ist.
Es gibt unterschiedliche Arten von Flip-Flops. Einfache FFs haben zwei Eingänge und zwei Ausgänge. Des Weiteren gibt es FFs, die taktflankengesteuert sind und somit bei einer bestimmten Taktflanke eine Änderung des Zustandes vollziehen. Diese benötigen neben den erwähnten Anschlüssen noch einen Clock-Anschluss ("C").

RS/SR - Flip-Flop

Ein häufig verwendeter Flip-Flop ist der RS-FF, welcher nicht taktgesteuert (reagiert also direkt auf Eingangssignale) ist und oft die Grundlage für alle weiteren FlipFlops in der Digitaltechnik bietet. Diese Art von FF lässt sich mit zwei NAND- oder zwei NOR-Logikgattern aufbauen und wird oft zum Entprellen von Tastern/Schaltern eingesetzt.

Der Unterschied zwischen einem RS-FF und einem SR-FF besteht darin, dass sie eine unterschiedliche Dominanz bezogen auf den Ausgang 'Q' haben, wenn beide
Eingänge HIGH-Pegel führen. Dabei ist der RS-FF dominant rücksetzend und der SR-FF dominant setzend.
Beispiel für ein RS-Flip-Flop aus zwei NOR-Gattern (oft NOR-Latch genannt):

mit dazugehörigem Schaltzeichen:

Zusatz:
Für den Aufbau eines RS-FF mit NAND-Gattern muss Folgendes beachtet werden:
Wird ein RS-Flip-Flop mit NAND-Gattern aufgebaut, muss vor die NAND-Gatter ein NICHT geschaltet werden, da die Funktion ansonsten invertiert ist und nicht die gewünschten Ausgangspegel anliegen. Daher wird ein RS-FF mit NAND-Gattern im Schaltzeichen immer mit zwei negierten Eingängen gezeichnet.

Warheitstabelle:

Durch ein HIGH-Pegel am S-Eingang wird der Ausgang gesetzt. Zu beachten ist, dass der zweite Ausgang zum ersten Ausgang (immer) invertiert ist.
Wenn nun kein Signal am Eingang anliegt, wird der ursprüngliche Zustand gespeichert (in diesem Fall also HIGH an Q1). Hierbei stellt sich nun die Frage, welcher Zustand sich einstellen würde, wenn der vorherige Zustandsverlauf nicht bekannt ist. Dieser ist tatsächlich ungewiss (Genaueres unten).
Wird nun ein HIGH-Signal an R und eine 0 an S angelegt, dann wird der Ausgang auf 0 gesetzt.
Der vierte Zustand tritt auf, wenn an beiden Eingängen eine 1 anliegt. In diesem Fall führen beide Ausgänge LOW-Pegel, da der RS-FF dominant rücksetzend ist (logischerweise andersrum beim SR-FF). Der Zustand wird als unbestimmt oder auch "verboten" bezeichnet, da es in der Folge einen nicht definierten Zustand gibt, wenn als nächstes beide Eingänge LOW-Pegel führen. Auffällig ist weiterhin, dass Q1 immer invertiert zu Q2 sein soll und dies bei HIGH-Pegel an beiden Eingängen nicht gegeben ist. Im nächsten Schritt für S=R=0 wäre nun kein Zustand definiert, der logisch nachvollziehbar wäre. Dies gilt es zu verhindern.

D-Flip-Flop

Der D-Flip-Flop, auch Data- oder Delay-Flip-Flop genannt, besteht aus einem taktgesteuertem RS-Flip-Flop mit intern negiertem Set-Eingang als R-Eingang.
Der einzige Eingang ist hierbei der Set-Eingang (unten im Schaltzeichen: D), dessen Wert beim Anliegen eines bestimmten Taktmerkmals am Clockeingang [C] (taktzustandgesteuert oder taktflankengesteuert) auf den Ausgang geschaltet wird. Der andere Ausgang !Q führt das zu Q invertierte Signal. Zur Verdeutlichung der Beziehung zum RS-Flip-Flop:

Der D-Flip-Flop hat im Vergleich zum RS-Flip-Flop einen entscheidenden Vorteil. Er vermeidet gleiche Zustände am S- bzw. R-Eingang des Flip-Flops und verhindert somit den "verbotenen" Zustand.
Das Schaltzeichen für den reinen D-Flip-Flop ist folgendes:

Wenn der Takteingang ein Nullsignal führt, liegt am Ausgang der vorherige Pegel. Liegt am Takteingang ein HIGH-Pegel, wird bei S = 0 der Ausgang zurückgesetzt und bei S = 1 ein Setzen des Ausgangs hervorgerufen. Die Funktionweise ist somit trivial. Selbiges Verhalten gilt auch für ein taktflankengesteuertes D-Flip-Flop, welches man an dem Dreiecksymbol am Takteingang erkennt. Dabei werden die Zustände am D-Eingang nur bei steigender bzw. fallender Flanke am Takteingang gespeichert.

JK-Flip-Flop

Der JK-Flip-Flop wird auch Jump-Kill-Flip-Flop genannt und basiert auf dem RS-Flip-Flop. Es wird beim JK-FF zwischen dem zweiflankengesteuertem JK-Master-Slave-Flip-Flop und dem eintaktflankengesteuertem JK-Flip-Flop unterschieden. Der Vorteil des JK-FF besteht darin, dass bei dieser Bauart der unbestimmte Zustand (s. Abschnitt RS-FF) vermieden wird.

Der prinzipielle Aufbau eines normalen JK-Flip-Flops ist ein RS-FF mit Takteingang [C] und jeweils einem UND-Gatter an S- und R-Eingang. Auf die Eingänge des UND-Gatters werden die Ausgänge Q und !Q intern zurückgekoppelt. Die beiden anderen Anschlüsse sind die Steueranschlüsse J und K:

Das Schaltsymbol für das taktflankengesteuerte JK-Flip Flop ist folgendes:

In diesem Abschnitt wird das taktflankengesteuerte JK-Flip-Flop behandelt. Bei dieser Ausführung speichert das Flip-Flop die Zustände nur bei einer Änderung des Taktsignals (in nahezu allen Fällen ein Rechtecksignal) von 0 auf 1 oder von 1 auf 0. Ob das FF auf die Anfangsflanke (steigende Flanke: 0 –> 1) oder auf die Endflanke (fallende Flanke: 1 –> 0) des Rechtecksignals triggert, lässt sich anhand des Schaltsymbols nachvollziehen. Das JK-FF mit dem obigen Schaltsymbol reagiert auf steigende Flanken. Für ein JK-FF, das auf fallende Flanken reagiert, müsste sich ein (NICHT) Punkt am Clockeingang befinden.

Die genaue Funktionsweise lässt sich nun am besten anhand einer Wahrheitstabelle erklären (hier für einen JK-Flip-Flop, der auf eine steigende Taktflanke reagiert):

Liegt beim Taktsignal sowohl der J- als auch der K-Eingang LOW-Pegel an, wird der vorherige Zustand der Ausgänge beibehalten und es findet keine Änderung statt. Wenn beim Wechsel von 0 auf 1 am Takteingang der J-Eingang high ist und der K-Eingang low, wird der Ausgang Q high und somit der invertierte Ausgang low. Liegt am J-Eingang hingegen eine 0 an und am K-Eingang eine 1 bekommt der Ausgang Q ein 0 Signal und !Q ein 1 Signal. Die Besonderheit des JK-FFs besteht darin, dass der vierte Zustand (J=1 und K=1) im Gegensatz zum RS-FF keinen "verbotenen" Zustand hervorruft. Der Zustand, an dem beide Eingänge HIGH-Pegel führen, nennt sich Toggelzustand. Dies führt dazu, dass beide Ausgänge ihren ursprünglichen Zustand wechseln, sprich aus 1 wird 0 und aus 0 wird 1. Somit herrscht immer ein definierter Zustand.

JK-Master-Slave-Flip-Flop

Das JK-Master-Slave-Flip-Flop ist ein zweiflankengesteuertes Flip-Flop, welches aus einer Serienschaltung von zwei JK-Flip Flops besteht und sowohl auf die steigende Taktflanke, als auch auf die fallende Taktflanke des Clocksignals reagiert. Hierbei wird das Taktsignal am ersten JK-FF negiert auf den Takteingang des zweiten JK-FF geführt und die Ausgänge des ersten FFs auf die Eingänge des nachfolgenden. Gut zu sehen ist dieser Vorgang in folgendem Schaltbild:

Das erste FF wird dabei als 'Master' bezeichnet und das zweite FF als 'Slave'. Liegt beim JK-Master-Slave-FF am Clockeingang eine steigende Flanke an und J = 1, K = 0, wird der (Zwischen)Ausgang Q gesetzt und bei der fallenden Flanke, welche am Slave-FF als steigende Flanke (Negierung) auftritt, um die Clockdauer verzögert an Q1 weitergegeben.
Sind hingegen beide Eingänge 0, ergibt sich durch die interne Verschaltung, dass der Ausgang seinen vorherigen Zustand beibehält. Wenn K = 1 und J = 0 sind, wird der Ausgang zurückgesetzt.
Wenn an beiden Eingängen ein High-Signal liegt, tritt wieder der Toggelzustand ein und der Ausgang führt nach Ablauf eines Clocksignals den zum vorherigen Zustand invertierten Pegel.

Das Schaltsymbol sieht folgendermaßen aus:

Der "rechte Winkel" am Ausgang kennzeichnet einen sogenannten 'retardierten' (engl. retarded - verzögert, zurückgeblieben) Ausgang und steht für die Verzögerung des Eingangssignals bis es am Ausgang auftritt. Diese Verzögerung beträgt genau ein Clocksignal, sprich der Zeit von steigender zu fallender Flanke am Clockeingang.

T-Flip-Flop

Ein weiterer wichtiger Flip-Flop ist der T-Flip-Flop, wobei das T für "Toggle" steht. Das T-Flip-Flop lässt sich als JK-Flip-Flop auffassen, wobei der J-Eingang mit dem K-Eingang verbunden ist und somit beide dauerhaft gleichen Pegel führen. Wie bei den vorherigen FFs, wird auch beim T-Flip-Flop unterschieden zwischen dem taktzustandgesteuerten und dem taktflankengesteuerten (positiv oder negative Flanke) FF. Des Weiteren gibt es ein positiv flankengesteuertes T-Flip-Flop mit Kippfunktion (Erläuterung folgt).

Das Schaltsymbol des T-FFs ist folgendes:

Erklärung:
Beim taktzustandgesteuerten T-FF wird während C = 1 und T = 0 der Zustand der Ausgänge gespeichert und wenn T = C = 1 ist der Toggelzustand hervorgerufen (Ausgänge wechseln ihren Zustand).

Beim Taktflankengesteuerten geschieht Obiges, wenn eine bestimmte Taktflanke am Clockeingang anliegt (entweder steigende oder fallende Flanke).

Das flankengesteuerte T-Flip-Flop mit Kippfunktion führt dauerhaft ein Highsignal und somit 'toggeln' die Ausgänge bei jeder Taktflanke (positiv, negativ oder positiv/negativ).

2. Zählerschaltungen

Zählerschaltungen allgmein

Zähler sind wichtige Bestandteile der heutigen Digitaltechnik. Dabei handelt es sich um Schaltungen, die Zählimpulse am Takteingang zählen können. Diese Zählimpulse werden nach einem bestimmtem Prinzip weiterverarbeitet. Dabei addiert oder subtrahiert der Zähler fortlaufend um 1 und beginnt diesen Vorgang nach einer bestimmten Anzahl an Impulsen von vorne. Für den Aufbau von Zählern werden Flip-Flops verwendet, die entweder synchron oder asynchron geschaltet sind.

Synchrone Zählschaltungen

Das Kennzeichen synchroner Zählschaltungen ist, dass der Zählimpuls parallel an alle Steuereingänge der Flip-Flops gelegt wird. Somit erfolgt eine Änderung der Zählwerte stets synchron.

Asynchrone Zählschaltungen

Bei asynchronen Zählerschaltungen werden die Zählimpulse nur dem Takteingang des ersten Flip-Flops zugeführt. Die Impulse für die weiteren FFs werden durch die Ausgänge Q des jeweils vorigen FFs erzeugt. Somit erfolgt keine gleichzeitige Änderung an den Schalteingängen.

Asynchroner Dualzähler

Der asynchrone Dualzähler wird mit, als T-Flip-Flop geschaltete, JK-Master-Slave-Flip-Flops ausgeführt. Dabei kann jeder FF ein Bit speichern. Die Zählkapazität beträgt dabei:

\[ K = 2^n -1 \]

Somit wäre die höchste zu speichernde Zahl für einen 4-Bit-Asynchron-Dualzähler 15.

Die Zählimpulse werden am Takteingang des ersten Flip-Flops angelegt. Die weiteren Flip-Flops sind in Reihe geschaltet und werden von den Ausgangspegeln des jeweils vorigen FFs angesteuert:

Der Jump- und Kill-Eingang befindet sich dabei dauerhaft auf HIGH-Potential. Dies hat zur Folge, dass bei einem Taktsignal, der Ausgang 'toggelt', also seinen Zustand invertiert (0–>1 oder 1–>0). Dabei erscheint der Zählzustand nach der fallenden Flanke am jeweiligen Ausgang. Ist der Zähler nun auf \(0000_2\) gesetzt und eine positive Taktflanke liegt am Clockeingang an, dann wird der Ausgang Q1 nach der Dauer eines Impulses auf 1 gesetzt. Somit ist der neue Zählerzustand \(0001_2\) - der Zähler hat um 1 hochgezählt. Liegt nun die nächste steigende Flanke am Clockeingang an, führt dies dazu, dass nach der fallenden Flanke der Ausgang des ersten FFs wieder toggelt und auf 0 wechselt, was beim zweiten FF ebenfalls zum Wechsel der Ausgangspegel kommt und somit eine 1 am Ausgang des zweiten FFs steht. Der binäre Zählerstand wäre also \(0010_2\) oder dual \(2_{10}\). Dieser Vorgang wird so fortgesetzt, bis alle Ausgänge Q1-Q4 gesetzt sind. Danach kann zum Beispiel über ein NAND-Gatter der CLEAR-Eingang (hier: R) auf low gesetzt werden und somit der Zählerstand wieder auf 0.