# Verilog Hello World

建一個 hello_world.v
內容

module helloworld;
    initial begin
        $display("Hello world\n");
        $finish
    end
endmodule

然後命令列輸入 ==vcs hello_world.v== 會compile 出一個 ==simv==

執行 simv 後會看到
Hello world
完成~~