半導體技術
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###### tags：`電子化企業概論`

###### Process：
`多晶矽熔解（培養矽晶體） → 晶柱切片 → 研磨 → 切割成晶圓 → IC設計 → 光罩製作 → 薄膜（CVD、PVD）`
`光阻 → 微影 → 蝕刻 → 光阻去除 → 離子植入（摻雜） → 化學機械研磨 → 晶圓檢測 → 切割 → 封裝 → 測試`

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## 1. 化學氣相沉積（Chemical Vapor Deposition）

目的：產出特定、高純度的化學材料 → 人工鑽石合成、薄膜生成

<font color="#f00">**步驟：**
**反應氣體導入反應器 → 氣體與晶圓表面反應 → 反應物沉積在晶圓表面並形成連續薄膜 → 抽出副產物**</font>

化學反應式：
(1) SiH4 + O2 → SiO2 + 2 H2
(2) SiH4 → Si + 2H2
(3) 3 SiH4 + 4NH3 → Si3N4 + 12H2

> 常壓化學氣相沉積法（APCVD）：在一般大氣壓力下沉積大面積粗部的沉積薄膜。
>
> **優點**：沉積速率高、低溫、沉積面積大。
> **缺點**：容易產生微粒，使沉積的薄膜被污染。

> 低壓化學氣相沉積法（LPCVD）：在低壓環境（0.1~10torr）中成長薄膜。
>
> **優點**：純度高、較均勻、階梯覆蓋率佳。
> **缺點**：高溫、沉積速率低。

> 電漿輔助化學氣相沉積（Plasma-enhanced CVD）：利用高密度電漿進行學沉積反應。
>
> **優點**：低溫低壓、薄膜附著力高、薄膜密度高、速率快。

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## 2. 物理氣相沉積（Physical Vapor Deposition）

種類：
(1) 蒸鍍 → 利用電子束或電阻加熱薄膜材料，使其氣化而被晶圓表面吸附形成薄膜
(2) 濺鍍 → 利用高能將離子撞出，而後吸附在晶圓上形成薄膜（可對不規則形狀基材有均勻鍍膜）

| 物理氣相沉積 | 化學氣相沉積 |
| ---------- | ---------- |
| 薄膜純度較好 | 薄膜純度較差 |
| 導電性較高 | 導電性較低 |
| 易沉積合金 | 難沉積合金 |
| 薄膜非等向性成長 | 薄膜等向性成長 |

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## 3. 分子束外延（Molecular Beam Epitaxy）

於高真空或超高真空的環境進行。

**優點：**
無化學反應，低沉積率、薄膜厚度控制精確。

**缺點：**
薄膜生長速度慢，不適合大量生產。

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## 4. 微影

暫時塗佈光阻在晶圓的表面 ，再將設計好的圖案轉印到光阻上。

控制條件：
(1) 低缺陷密度。
(2) 高解析度、高感光度。
(3) 精確性（對準性、參數控制製程）。

<font color="#f00">**步驟：**
**光阻塗佈（滴入光阻劑 → 旋乾） → 烘烤 → 對準 → 曝光 → 烘烤 → 顯影（滴入顯影液 → 旋乾） → 烘烤 → 檢驗**</font>

| 正光阻 | 負光阻 |
| -------- | -------- |
| 不溶於顯影液 | 溶於顯影液 |
| 留下未曝光部分的圖案 | 留下光照部分形成的圖案 |
| 解析度較佳 | 成本低 |
| 圖案精細度要求高 | 產量高 |

光罩：
(1) 倍縮光罩（Reticle）：光罩上圖形縮小4~10倍後透射在晶圓表面。
(2) 光罩（Mask）：當鉻膜玻璃上圖像能覆蓋整個晶圓。

曝光（光源經由透鏡曝光）：
(1) 接觸式曝光（Contact Printing）。
(2) 接近式曝光（Proximity Printing）。
(3) 投影式曝光（Projection Printing)

顯影：
(1) 去除剩餘之溶劑及水氣。
(2) 保護線路圖案更加堅韌及牢固。

| EUV 極紫外光微影技術 | DUV 深紫外光微影技術 |
| -------- | -------- |
| 反射 | 折射 |
| 減少晶片生產步驟及光罩層數 | 量產晶片的主力 |
| 7nm以下的工藝需用EUV光刻機 | 浸潤式和乾式微影技術 |

> **浸潤式微影：**
> 讓曝光光源照射到光阻前穿透一層水 → 水的折射率比空氣大，光聚焦更細小的區域，線寬縮小

> `艾司摩爾科技(ASML) → 獨家EUV設備供應商 `

> `無光罩微影 → 快速進行原型設計，高度客製化但生產速度慢（目前無法量產）`

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## 5. 蝕刻

把微影製程所沉積的薄膜中，沒有被光阻覆蓋及保護的部分，以化學反應或物理作用的方式加以去除，以完成轉移光罩圖案到薄膜的目的。

> **濕式蝕刻：**
> <font color="#f00">**等向性蝕刻**</font>，利用化學溶液溶解晶圓表面上的物質。
>
> **優點：**
> (1) 高選擇性。
> (2) 製成單純。
> (3) 儀器成本低。
> (4) 批式，產量高。
>
> **缺點：**
> (1) 等向性蝕刻。
> (2) <font color="#f00">**不能處理小於 3µm 的圖案。**</font>
> (3) 高操作成本（化學品之使用）。
>
>> 介面活性劑及緩衝溶液：
>> 為了讓蝕刻的速率穩定並延長化學品使用時間。

> **乾式蝕刻：**
> 以電漿進行蝕刻。
>
>> **物理性蝕刻：**
>> <font color="#f00">**非等向性蝕刻**</font>，又稱<font color="#f00">**離子轟擊蝕刻**</font>，電漿中的正離子因為電位差會被帶陰極的電擊板吸引，而加速往晶片衝撞過去，達到蝕刻的效果。
>>
>> **優點**：非等向性蝕刻。
>>
>> **缺點：**
>> (1) 擊出的產物易再度沉積在晶片表面上。
>> (2) 蝕刻效率、選擇性低（蝕刻材料之選擇性差）。
>
>> **純化學性蝕刻：**
>> 藉由電漿中的自由基離子團擴散到蝕刻表面進反應，反應完會變成易揮發的產物，再由真空裝置把這些產物抽掉。
>>
>> **優點**：選擇性高。
>> **缺點**：等向性蝕刻、無法運用在次微米製程上。
>
>> **反應式離子蝕刻：**
>> 兼具了物理性蝕刻的非等向性，及化學性蝕刻的高選擇性的優點。

> <font color="#f00">**選擇性：
> 不同材料間的蝕刻速率比（薄膜與光阻之蝕刻速率比），選擇性越高代表蝕刻大部分對薄膜進行，對光阻影響較小，薄膜重現圖案之準確率越高。</font>**


![三種蝕刻製程
](https://i.imgur.com/CSitrYN.jpg)

![濕式與乾式蝕刻比較
](https://i.imgur.com/lubdDGL.jpg)

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## 6. 離子佈植

半導體摻雜的方式之一。以高電壓對離子化的摻雜物質原子作加速動作，利用電場加速離子運動速度及磁場改變運動方向，使離子化雜質直接打入矽晶片內。

`參雜：增加半導體導電性的方法，其方式是在本質晶體內加入一些雜質原子而改變其電特性。在半導體中摻入雜質原子，使雜質分散在矽原料中，以形成p型或n型半導體區域。`

步驟：
導入氣體 → 離子源（電漿） → 離子萃取（第一段加速） → 分析磁鐵 → 第二段加速 → 掃描 → 參雜

> (1) 導入氣體：三氟化硼（有毒性，需以SDS封裝技術封裝）。
> (2) 離子源：氣體放電，形成電漿。
> (3) 離子萃取：利用負電位萃取電極萃取出電弧室中之正離子，後形成離子束前往下一階段。
> (4) 分析磁鐵：使粒子作圓周運動，因不同重量（質荷比）的粒子有不同迴轉半徑，藉由調整磁場大小，將所要參雜的粒子篩選出來。
> (5) 第二段加／減速：製造一個平行離子運動方向的電場，來增加或減少離子行進的速度。
> (6) 掃描：離子束投影。
> (7) 參雜：將被加速並篩選過的離子，直接撞進晶圓內部完成整個離子佈植。

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## 7. 化學機械研磨（Chemical-Mechanical Planarization）

<font color="#f00">**用化學腐蝕及機械力對晶圓全面平坦化之技術。**</font>

將晶圓放在承載體（Carrier）與表面鋪有拋光墊（Pad）的旋轉工作檯之間，延著一條輸送管，不斷噴出化學助劑（Reagent）。在化學蝕刻與機械磨削相互作用下，將晶片上突出的沉積層加以去除。

> **研磨液（slurry）：**
> 因晶圓表面的沉積層材質未必一致，單採物理磨削會造成表面凹凸不平，故加入研磨液以減少不同耗材之間研磨的速率差距。

> **拋光墊（CMP pad）：**
> 晶圓進行研磨時，與拋光墊密合。主要作用為幫助研磨液均勻接觸到晶圓表面，故拋光墊溝槽的設計對CMP製程有重大影響。

**步驟：**
粗磨（快速移除大量沉積物） → 細磨（精確研磨直到露出導線） → 拋光（移除表面殘留物及拋光晶圓表面） → 清潔（利用PVA rush與化學劑料進行晶圓清潔）

> 馬達電流：
> 接近研磨終點時，晶圓的材料變化導致摩擦力跟著變化，此時機台提供的電流也會變化。

> 光學偵測：
> 通常利用紅光或白光照射晶圓，由於晶圓上不同物質的反射速率不同，故可利用反射回來的光線強度變化作偵測。

> 渦電流：
> 機台給晶圓一個磁場(B)，並反饋一個感應電流(I)，當接近終點時，晶圓材質改變，伴隨電流改變即可找到研磨終點。

重要性：
(1) 影響晶圓的良率，從而影響到公司獲利。
(2) 半導體發展快速，晶圓從8吋到12吋、線寬朝13奈米製程發展。若晶圓表面凹凸變動範圍過大，則會對解析度和焦點深度造成影響。

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## 8. 3D晶片堆疊

傳統的二維晶片把所有的模塊放在平面層相比，三維晶片允許多層堆疊，廣泛應用於SiP（System in Package）領域。

因物理製程到極限，無法再縮小，故改為改良封裝技術。

<font color="#f00">**步驟：
矽穿孔（TSV） → 放入導體 → 晶圓堆疊**</font>

`矽穿孔（TSV）：達到無凸起的鍵合結構，可以把很多不同性質的臨近晶片整合在一起。`

> 2.5D技術：用於高速傳輸設計。

> 3D技術：增加更多的Pin數量，同時基板上可以堆疊更多不同的晶片。
>
> **優點：**
> 縮短電流傳遞路徑、降低功耗。
>
> **挑戰：**
> 控制散熱。

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## 9. 封裝內部接合技術

封裝：使用外殼將數個晶粒封裝為一體。抗衝擊、防劃傷並協助散熱。

> WB：利用金屬線材將晶片及導線架連接起來，使微小晶片得以與外面的電路做溝通。

| | FC（Flip Chip） | WB（Wire Bonding） |
| -------- | -------- | -------- |
| **連接主材料** | 焊錫凸塊 | 金線／銅線／銀線 |
| **I/O數** | 較多 | 較少 |
| **適用場所** | 高速元件、縮小封裝面積 | 大量生產 |
| **物理性質上的優點** | 阻抗匹配較佳、較小的反射損耗、接觸的路徑較短、頻寬表現較佳 | 技術成熟 |
| **缺點** | 技術不成熟、技術複雜度高 | 頻寬表現差、反射損耗較高 |

| | 金線 | 銅線 |
| -------- | -------- | -------- |
| **優點** | 不易氧化、良好的導電性和延展性 | 成本低、電阻較低、機械強度高 |
| **缺點** | 成本高昂 | 易氧化 |