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title: '**半導體製程學習筆記**'
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# **半導體製程學習筆記**
- @hby
- 以下圖文內容參考至[清大吳永俊教授影片](https://youtube.com/channel/UC6kua40cP859AAw5hh4XJUQ)，建議可以看影片搭配筆記使用。
- 僅 用 以 學 習 非 營 利 用 途。
## **相關技術重點節錄**
- Ep3： [Tech Node vs. Lg](https://hackmd.io/@hby/B1pI7zFps)
- Ep4：[Thermal Process](https://hackmd.io/@hby/SJDiVflA9)
- Ep8：[Iron Implantation](https://hackmd.io/@hby/rJaJWMHAc)
- Ep9：[Etching Process](https://hackmd.io/@hby/ByftVTCTc)
- Ep10：[CVD/PVD](https://hackmd.io/@hby/B1CvQMRp5)
- Ep20：[Why PolySi → HKMG](https://hackmd.io/@hby/rypTWoL42)
- Ep31,34：[Why Planar → FinFET](https://hackmd.io/@hby/HkLIh4QDn)
- Ep35：[Why FinFET → GAA](https://hackmd.io/@hby/BJGidk-D3)
- Ep36：[Complimentary FET](https://hackmd.io/@hby/S1dCH6xw3)
## **半導體** ~Ep1~
- 能隙：絕緣體>半導體>金屬。Si能隙：0.5~3eV。絕緣體因為band gap大無法從valence band跳到conduction band。
- n/p半導體：3價B參雜(通常不會參雜Al或Ga，雖為半導體，但帶有金屬特性，稱半金屬)到Si得p型半導體；5價As或P參雜Si得n型半導體。
- why Si：鑽石排列強韌(共價鍵)、地表含量豐富且不貴、有良好的熱穩定性(thermal stability)、容易形成SiO~2~(廣泛用於矽基的半導體上)、SiO~2~(Silicon dioxide)是良好絕緣材料。
## **MOS**
- Metal-Oxide-Semiconductor
- 金屬氧化物半導體
- 有nMOS與pMOS
- CMOS(Complementary MOS)由一個nMOS與pMOS組成。==只有在狀態改變時才會耗電(動態功率耗損)，可以讓整體元件更省電==
## **FEOL** ~Ep11-12~
- front-end-of-line
- 無金屬，是電晶體(transistor)製程。
### 1. STI
- [Sideshare English version](https://www.slideshare.net/shudhanshu29/device-isolation-techniques)
- Shallow Trench Isolation
- 其shallow是相對LOCOS來說
- ==為元件(nFET/pFET)之間絕緣結構==
- 步驟
- (1) 前置處理：由下到上為矽基板(Si Substrate) → 墊氧化層(pad ox本質為SiO~2~) → SiN (化學式Si~3~N~4~) → 光阻(photoresist PR) → 抗反射塗層(anti-reflective coating ARC)。塗在光阻之上稱為TARC、光阻之下的稱為BARC。
- 於矽基板上以熱氧化(thermal process)方式長一層墊氧化層，用來避免SiN沉積與去除時受到污染，且因nitride對Si應力大，如直接沉積會造成矽晶圓破裂)。墊氧化層上再以化學氣相沉積(CVD)方式長一層SiN作為蝕刻的硬遮罩(hardmask HM)，因為光阻是有機材料，反應性離子蝕刻(乾式蝕刻)會有氬離子轟擊，一般光阻難擋，同時也作為CMP的stop layer。 最後再旋塗PR與ARC。
- (2) 乾式蝕刻：對沒被光阻覆蓋到的蝕刻，蝕刻完將光阻去除。
- (3) 氧化物填充：熱處理方式長一層氧化層(Liner)，再用CVD方法填SiO~2~。
- (4) 氧化層研磨與SiN去除：以CMP方式研磨，再用熱磷酸以濕式蝕刻方式去除SiN。
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### 2. Well (→SSR Well)
- 調整臨界電壓V~th~
- NMOS：npn，p就是井製程。
- CMOS：先做n well再做p well。
- 步驟
- (1) 長犧牲氧化層(SAC oxide)：因pad ox在STI程序中有相當程度受損，故用稀釋的氫氟酸(diluted HF)將其去除後，再長一層氧化層(稱SAC oxide)，避免離子植入時Si受損外，同時也可作為遮幕氧化層(screen oxide)，助控制離子植入參雜之深度(要長淺一點的well，SAC oxide就長厚一點)。
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- (補充)離子佈值要避免通道效應，方法有2：7度斜打或是長screen oxide(非晶的氧化矽)
- (2) n well形成：先微影，再用離子植入機(implantor)植入P或As(以濃度1E17~1E18 cm^3^)。for pMOS
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- (3) p well形成：先微影，再植入B。for nMOS
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- (4) 熱退火(Rapid Thermal Anneal RTA)：用以修補植入時造成的損害以及雜質活化(dopant activation)
### 3. Gate Oxide (→HK)
- ==GOX 閘極氧化層。是整個MOSFET的心臟，品質好壞影響IC運作。==
- 泡HF，把SAC oxide去除後，長dry oxide。其中 oxide長速度越慢品質越好 。品質dry oxidation > wet oxidation > LPCVD or CVD長的oxide。
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### 4. PolySilicon Gate (→MG)
- 多晶矽閘極
- 步驟
- (1) 沉積一層未參雜多晶矽(undoped poly-si)
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- (2) 高濃度N型多晶矽(N^+^ poly-si)之微影與As或P植入，再移除光阻。for nFET
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- (3) 高濃度P型多晶矽(P^+^ poly-si)之微影與B植入，再移除光阻，最後再進行熱退火，防止硼滲透(boron penetration)，因B於高溫容易擴散。for pFET
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- (補充)nFET用N^+^ poly-Si gate；pFET用P^+^ poly-Si gate是為了==臨界電壓對稱 V~tn~=|V~tp~|==。
- (4) 因為有pn junction，因此要做多晶矽微影與蝕刻，再把光阻去除。
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### 5. LDD (→S/D extension)
- Lightly Doped Drain 輕參雜汲極
- 產生梯度結構，使Gate與Drain接面的峰值電場下降。
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- 防止熱載子效應(如果沒做LDD，高濃度參雜與npn會形成很大的電場。電子從Source往Drain，因為電場太大可能散射，且遠大於熱能，就會往GOX走，把GOX打壞，加上Gate會導電，進而影響電晶體效能)
- 步驟
- (1) N-LDD：僅在P^+^區(pMOS)上光罩，N^+^區(nMOS)不用(self-aligned或稱mask free)，接著微影後，再植入濃度1E18~1E19cm^-3^的As或P，最後移除光阻。
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- (2) P-LDD：只在N^+^區上光罩。相同步驟，改植入B。
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### 6. Spacer
- 步驟
- (1) 以CVD方式沉積SiO~2~或SiN。
- (2) 用乾式蝕刻垂直做非等向性蝕刻去除氧化層，直到蝕刻到Si停止。
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### 7. S/D implantation (→Raised S/D)
- 相對LDD，做高濃度參雜1E20 cm^-3^。
- 深度比LDD略深。
- 步驟
- (1) N^+^ S/D：同LDD步驟。
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- (2) P^+^ S/D：同LDD步驟。最後再熱退火，防止B滲透與其他雜質向外擴散。
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### 8. Metal Silicide
- 提高Si與後續金屬材料沉積之間的附著性與降低電阻值。
- 步驟
- (1) 以PVD的濺鍍方式沉積Ti，再將TiN沉積在上(防止熱退火時通的氮氣過度消耗Ti)。
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- (2) 進行第一次快速熱處理(RTP)，在充滿氮氣的高溫下使Ti與Si以self-aligned方式形成TiSi~2~。
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- (3) TiN與多餘的Ti移除後，進行第二次RTP，使TiSi~2~阻值再降低，最後再清洗晶圓。
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- (補充)：目前Ti採ALD，來克服Ti晶粒尺寸過大問題。
## **BEOL** ~Ep13~
- 金屬化製程 metallization
### 1. ILD
- 以CVD方式沉積磷矽玻璃PSG(用來捕捉Na、K等鹼金族離子)後再CMP平坦化形成ILD(Interlayer Delietric介電層)。
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### 2. Contact
- 步驟
- (1) 做Contact的微影與蝕刻，再將光阻移除。
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- (2) 做鎢的栓塞(Tungsten Plug，M0)：先以濺鍍方式沉積Ti作為黏合層(adhesion layer)，再沉積TiN在Ti上作為W沉積後的擴散阻擋層(barrier layer)，最後再以CVD方式沉積W。
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- (補充) Contact處截面積小導致電流密度大，易發生電子遷移(電子撞擊金屬造成金屬晶體結構產生變化。eletron migration EM)。雖W阻值高，但因為結構緻密且原子序大，用以防止電子遷移。
### 3. Metal-1 (M1)
- 先以CVD方式沉積USG(未參雜的氧化層)進行微影蝕刻，去光阻後，再沉積Cu並進行CMP平坦化。
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- why Cu？降低阻值與時間延遲(RC time delay)以及不易有電子遷移效應(W>Cu>Al)
### 4. IMD-1 (→low-k)
- 以CVD方式沉積USG(PECVD方式長SiO~2~)，再用CMP平坦化。跟ILD不同處在於第二層之後就沒有雜質。
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### 5. Via-1 & Metal-2
- 步驟
- (1) 沉積SiN，再微影與蝕刻後移除光阻。
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- (2) 沉積USG，進行Via-1微影與蝕刻後移除光阻。
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- (3) 以PVD方式沉積Ta作為黏合層，再沉積TaN作為Cu的擴散阻擋層(防止Cu橫向擴散)。
- (4) 沉積Cu填充Via-1與M2，再用CMP平坦化。
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- Via(micron等級)孔洞相對M0(電晶體小 → M0小。nano等級)很大，因此不需要用到W。
### 5. Metal-n
- 同Via-1 & Metal-2步驟。
### 6. Passivation
- 保護層。
- 先沉積PSG(捕捉室內與K等鹼金屬離子)，再沉積SiN(防止外界水氣入侵)。
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