# i++ 跟 i = i + 1 的差別 ###### tags: `verilog` `digital design` `邏輯設計` `邏設` [TOC] # i++ 這種寫法在 verilog 裡面不成立。簡單來說,就是 verilog 裡面本身沒有這種語法,或許你在某些編譯器裡面可以編譯,但是正統的 verilog 裡並沒有這個語法,所以不要用喔~~~。 <font color = #bf2222>ps. ncverilog 沒有這種寫法。</font> # i = i + 1 ### <font color = #bf2222>這個寫法只適用於 testbench。</font> 由於 verilog 是硬體語言,在接電路時,不能自己接在自己身上,所以這個寫法只能讓你在電腦模擬電路時,測試自己的程式有沒有寫對使用。 # [:maple_leaf:Homepage:maple_leaf:](https://hackmd.io/s/ByZ-fyuHV)
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