其他型別 - HackMD

# 其他型別 ###### tags: `verilog` `digital design` `邏輯設計` `邏設` [TOC] ## 數字在 verilog 裡面，我們不一定會用十進位來表示數字，大部分的形況下，我們會用二進位來表示，因此，一個數字有幾個 bits 就變得很重要了。當我們在表示一個數字時，我們要把： 1. 我們用幾個 bits 來表示這個數字 2. 他是什麼表示方法 - 十進位( 'd ) - 二進位( 'b ) - 八進位( 'o ) - 十六進位( 'h ) 3. 數字 ```clike= assign a = 10'b10; assign a = 10'b0000000010; assign a = 10'b000_000_001_0; assign a = 10'd2; //以上四種表示方法都代表 a = 2。 ``` 4. 在表示時也可以加入 x 跟 z 來表示 ```clike= assign a = 4’bxxx1; // 前三位為未知，最後為1 assign a = 4’bzz01; // 前兩位為z，後兩位為01 // x 代表未知 // z 代表高阻抗 ``` ## 陣列在 verilog 裡也有 array 的表示方法，但是跟 c 語言不大一樣，請看範例。 ```clike= reg [7:0] B [4:0] // 用 c 語言來表示就變成 : int B[5][8]; // B 是 5 個 8-bit 的 reg array ``` 當我們在合成電路時，這種寫法通常會被合成記憶體。 ## 常數(parameter) 不可改變的數，即在程式執行的過程，這個數字都不能去改他 ```clike= parameter a = 3'b010; ``` # [:maple_leaf:Homepage:maple_leaf:](https://hackmd.io/s/ByZ-fyuHV)