# 2024「[資訊科技產業專案設計](https://hackmd.io/@sysprog/info2024)」HW3
> [Resume](https://docs.google.com/document/d/1AuogchEvZXx0PF4Oz483nqlsm0-OGn0nasDo59J0eCY/edit?usp=drive_link)
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前言
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我是目前電機系大四的學生，未來規劃走類比IC設計領域，在上網找了一些求職和面試的相關資料後發現，類比IC設計工程師的面試通常著重碩論的報告，另外會考電子電路學也可能會考英文，因為我還只是大四，目前能夠回答的內容基本上就只有基本的電子電路學，專業的類比IC能力和知識在大學部幾乎沒有教，我必須自行研究進修，下面很多能力我都沒有達成，但我會作為我未來在研究所期間學習的參考。

瞄準職缺
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[聯發科 類比 SerDes/PLL 電路設計工程師](https://careers.mediatek.com/eREC/JobSearch/JobDetail/MTK120160722000?langKey=zh-TW)
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### 職缺說明
高速類比 SerDes 電路設計, 例如: CTLE, CDR, DFE, PLL, 以及 TX Driver 等

### 我的能力對應
#### ❌全部都不熟悉

[聯詠 電源IC/類比電路設計工程師 ](https://www.104.com.tw/job/7sdxu?jobsource=google)
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### 職缺說明
1. 面板及手機應用的電源管理, 背光驅動晶片開發
2. 可獨立完成Buck, Boost, Buck-Boost 等DC/DC電路設計
3. 可獨立完成Charge Pump, LDO, OP等類比電路設計
4. 熟悉Battery Charger, Battery Protector尤佳
5. 熟悉ADC(Sigma-Delta, SAR), PLL尤佳

### 我的能力對應
#### ⭕ 有基本理解的項目
- OP(有設計過), ADC
#### ❌ 沒概念的項目
- Charge Pump, Buck, Boost, Buck-Boost
- Buck, Boost, Buck-Boost
- LDO(Low Dropout)
- Battery Charger, Battery Protector
- PLL

[瑞昱 類比IC設計工程師](https://recruit.realtek.com/Job/JobDetail?jobid=1157)
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### 職缺說明
1. 投入wifi 11ax類比電路開發工作。
2. 投入10G Base-T及2.5G Base-T類比電路開發工作。
3. 投入Long Distance Ethernet類比電路開發工作。
4. 投入Giga automotive類比電路開發工作。
有 ADC/DAC/PLL經驗尤佳。
### 我的能力對應
❌ADC, DAC僅有基礎知識，PLL沒學過

[力晶 類比研發工程師](https://www.104.com.tw/job/88s48?jobsource=m_index_s&shortlink=redirect&pid=C%20jobList%20redirect&af_xp=custom&source_caller=ui&referrer=af_tranid%3Dyr1JmPMkoLqHXidHFlIA-g%26af_r%3Dhttps%3A%2F%2Fwww.104.com.tw%2Fjob%2F88s48%3Fjobsource%3Dm_index_s%26pid%3DC%20jobList%20redirect)
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### 職缺說明
SAR、SDM、ADC 類比 IC 設計
### 我的能力對應
❌ADC、SAR僅有基礎知識，SDM沒學過

面試題目&對應
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> 類比IC工程師的面試大概有一半會專注在碩士論文，剩下通常是考英文和電子學，下方就只列出電子學題目和回答。

### 1. 電子電路學

#### Two-Stage OP
Q: 輸入電壓增加時哪個MOS會先進linear?
A: input那顆

Q: VDD下降時哪個MOS會先進linear?
A: input那顆

Q: 單級放大器變cascode時頻率響應變化?
A: DC gain 隨著輸出阻抗放大gm*ro倍

#### Q: 請解釋米勒補償
A: 頻率響應分析時，可用於拆解by pass組抗元件的等效換算方式，

#### Q: 請劃出NMOS剖面

#### Q: 請解釋 setup time 和 hold time
A:
**Setup time:** The minimum amount of time before the clock edge that the data input must be stable.
**Hold time:** The minimum amount of time after the clock edge that the data input must remain stable.

#### Q: 請問input offset的可能來源?
A: 製程的mismatch使元件偏離應有規格，Thermal noise或是傳輸線效應也會使訊號產生衰減或干擾

#### constant-gm原理
如下圖的架構，為常用的電流源Bias電路
推導如下

#### Q: layout怎麼解決mismatch?
A: 規劃要對稱(不確定)

#### 下列的問題並不具體，無法直接回答，但我會去了解這些東西，
Noise
MOS特性
PLL
verilog
mismatch的解決方式(mismatch相關的議題涉及這種不同的電路設計技巧，我還沒有學過)
vgs大還是小對mismatch比較好?
Layout (MOS,FinFET構造,DRC)
Bandgap reference原理(沒學過，是一種電源管理會學用的電路)
電路學 (回去讀一下課本複習)

### 2. 碩論問題
你設計的電路是用什麼原理？
設計的電路用了何種架構？
架構的優缺點？
如果想要改善某某特性，該如何修改？
電路的critical part在哪裡？
你瞭解CMOS製程與phemt製程的特性差異嗎？兩種製程的優缺點為何？
你模擬的結果可以和實測對起來嗎？
請在白板寫出簡單的數學運算相關公式推估你設計的IC輸出結果，是否與實測對齊？不對齊的原因可能是什麼？

### 3. 其他問題
Q: 有沒有面試其他家公司，志願序
A: 依照一線二線公司大小來排序