# ASoC final project notebook
### AES-128
## NIST doc
- https://csrc.nist.gov/pubs/fips/197/final
- https://csrc.nist.gov/projects/cryptographic-standards-and-guidelines/archived-crypto-projects/aes-development

## catapult hls
1. 環境變數要弄對
2. top module的output要用ac_channel

## dma
因為前面加速器做成big endian，但系統其他部份都是little endian，所以在dma加入轉換功能

## simulation
第1個block的ciphertext會錯
->發現開始送資料給aes128_en前，要先把aes128_en(synchronous)reset就沒問題了，不知道哪裡有問題

製作run_fsic_fpga.tcl
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write tcl時要勾recreate block design
vivado生出來的tcl檔中跟.dcp有關的可以直接刪掉(design check point)
最後加上產生bitstream的指令