# Journées synthèse de haut niveau pour les FPGA ### En général - programme prélimiaire https://calcul-site-haefele-groupe-calcul.apps.math.cnrs.fr/2022-07-atelier-fpga.html - indico : https://indico.mathrice.fr/event/337/ - framacalc tableau de bords exposés : https://lite.framacalc.org/rwbu6xazuc-9ti8 - 4 jours Lunch 2 lunch (ramener à 3 ou 3.5 si c'est trop...) - 4 au 7 Juillet + "Summer School on Embedded Signal Processing and Machine Learning for Edge Intelligence" en Bretagne en Juin 14 au 16 Juin -- Les FPGA sont une des thématiques parmi d'autres + - Plateau de Saclay, MdlS + salle ok + Charles regarde pour les install des outils XilinX sur les machines + Charles fait faire des devis pour les repas - Orga et financement + Groupe Calcul + GdR ISIS => à voir avec Jean-François Nezan + ANR Dark-era pourra financer (à coup sur pour ses membres / pour d'autres frais + collectif à voir si c'est possible) - Pour les TP, un sujet par communauté traité sur les deux outils : + HPC => equation de la chaleur en différences finies + Traitement image => convolution 2D, filtre de Sobel + ??? - Matthieu Propose une page web de l'evt. Diffusion quand - Journée ISIS oui/non - Confirmation Outils + matos Intel/AMD ### planning - jour 1 14:00 - 18:00 Exposés introductifs - jour 2 9:00 - 12:00 2 exposés + théorie/formation sur l'outil 1 + mise en place TP - jour 2 14:00 - 18:00 TP outil 1 - jour 3 9:00 - 12:00 2 exposés + théorie/formation sur l'outil 2 + mise en place TP - jour 3 14:00 - 18:00 TP outil 2 - jour 4 9:00 - 16:00 - 2 exposés 45 min invités - 1 table ronde en fin de matinée - Exposés plus courts (20-30 min selon le nombre) sur appel à contribution l'aprem - Lunch lundi - jeudi pour 15-30 personnes à affiner une à deux semaines avant l'evt - Matthieu fournit à Charles les infos paiement ### Exposés : #### formation (10 slots de 30min chacun) - Le hardware (45min) - ??? il y a un gars super à Bordeaux capable de faire cet exposé et ça permet d'éviter les intros sur le HW dans toutes les pres. backup samir bouaziz (SATIE) sur le plateau de Saclay - Olivier Regnault (contacté par Bogdan) sur une introduction des SoC FPGA Xilinx, possiblité démonstration (1h) - réseaux de neurones en HLS (FINN) Valentin Hazard - Christian Perez / => Compile HLS - Presentation SoC2 : On Intermediate Representations for High(er)-Level Synthesis, Speaker: Christophe Alias, LIP, Inria - https://www.gdr-soc.cnrs.fr/2021/03/23/outils-pour-la-synthese-de-haut-niveau/ #### ISIS (2 talks 45 min + 6 slots de 30min chacun) **exposés longs** - Astron (Pays Bas) John Romein exemple d'exposé (Tensor core + FPGA OpenCL INtel) https://www.radiocamera.io/seminars/exploring - Collègue de Tobias Gentner - Maxeler (exposé invité GdR ISIS) **exposés courts** - REX algorithme de reconstruction tomographique avec OpenCL/oneAPI/HLS sur Arria 10, Stratix 10 et Agilex ?? - 30 min - (Daouda Diakite L2S doctorat 3A) - REX matrix free conjugate gradient with Maxeler-MaxJ on MAX5-C (Xilinx XCVU9P) - 30 min - (Charles Prouveur) - Ska (Shan Mignot) - Mickaël Dardaillon ### Outil 1 : - XilinX Vitis + Vivado HLS - Installation Outils dev - sudo apt install libncurses5 - sudo apt install libtinfo5 - sudo apt install libncurses5-dev libncursesw5-dev - https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vitis/2021-2.html - Vitis Core Development Kit, 130 Go d’espace pour installation, 70 Go permanent - Retirer Model Composer, installer uniquement FPGA SoC (Zynq, UltraScale) - https://support.xilinx.com/s/article/76960?language=en_US - Correction bug année 2022 - Mickaël relance XilinX pour accès à distance - Charles contacte l'admin pour install ou lancement de VM - Matthieu négocie instructeur + accès Cloud AWS avec MVD - A priori TP sans matériel, focus modèle de prog et analyse des logs des outils XilinX pour évaluation des performances "théoriques" - Ressoruces TP https://xilinx.github.io/xup_compute_acceleration/setup_xup_aws_workshop.html#lab-setup ### Outil 2 - oneAPI - matériel => Cloud Intel - intervenant : Inge Intel Paolini, Maurizio <maurizio.paolini@intel.com - Nicolas et son groupe ok pour prêter main forte pendant les TP - https://github.com/oneapi-src/oneAPI-samples/tree/master/DirectProgramming/DPC%2B%2B/Jupyter ### Session parallèle des TP - Montrer une chaîne complète de compile + exécution HW sur une petite carte - Bogdan VULPESCU https://pc2.uni-paderborn.de/hpc-services/available-systems/fpga-research-clusters - Bogdan VULPESCU https://pc2.uni-paderborn.de/hpc-services/our-services/system-access-application ### Social dinner https://le-gramophone-restaurant-orsay.eatbu.com/?lang=fr ### Logistique - inscription participants à la journée GDR ISIS -