EDA - Post-Layout Simulation === 在這個階段會將Layout完的Netlist做Simulation，以確認功能與Testbench相同，同時也會為了接下來的Custom Simulation所需的vec檔做準備。 步驟 --- 1. 先來準備產生vec檔，這個檔案其實是要給Custom Simulation使用的，但需要經過PostSim才能產生，將原先的testbench檔"testfixture.v"重新命名為"testfixture_post.v"另存在PostSim資料夾下，在testfixture module中加入以下這段，圖片中是我做碩論時的片段，請挑選自己設計中需要觀察的腳位做改寫。 ![image](https://hackmd.io/_uploads/ByMnB-haC.png) 2. 複製這個路徑下的這兩個檔案到PostSim資料夾裡 ![image](https://hackmd.io/_uploads/S1pGDbhT0.png =60%x) 3. 建立一個檔案命名為"run.tcl"，檔案內容如下，maxdelays跟mindelays都需要測過。 ```= vcs ./testfixture_post.v ../03_GATE_lvt_hvt_all_new/sc9_cln40g_base_hvt.v ../03_GATE_lvt_hvt_all_new/sc9_cln40g_base_hvt_udp.v ../03_GATE_lvt_hvt_all_new/sc9_cln40g_base_lvt.v ../03_GATE_lvt_hvt_all_new/sc9_cln40g_base_lvt_udp.v ./tpzn45gsgv20d3.v ../../MEM/112/sram_k_35k.v ../../MEM/128/sram_v_40k.v +define+POST -full64 -R +v2k -v2005 -debug_access+all +access+r +maxdelays | tee postsim.log ``` 4. 在termial`source run.tcl` 5. 這裡的mindelays跟maxdelays是對應到晶片的best case跟worst case中的Frequency。 --- :::danger 如果我有哪裡寫錯或是做不好的請告訴我 :woman-bowing: 完成之後回到前面進行[下一步](https://hackmd.io/dzfWsm7iQ6aeVqjeko-Hlg?both#Power-Analysis)，你超棒的:facepunch: :::