Introduction Verdi是一個業界常用的debug工具，通常會搭配Synopsys的VCS或是Cadance的NC來做simulation。有利於追蹤複雜的電路，以及查看各種Singal的變化。其功能多樣，包含了類比及數位設計的debug分析，並且具有DVE能進行coverage的驗證，也可以支援UVM的驗證。 下圖是Verdi具有的功能，主要是會吃以下三個檔案 Design的.v檔(Verilog) test case的.v或.sv檔(System Verilog) compiler產生的.fsdb檔(Wave)。 Verdi

Synchronous Reset (同步) 優點: ESD防護佳，沒有直接接在DFF上。 較沒有metastability (giltch)的問題，都是同步電路。 某些設計裡面需要自己產生reset訊號，適合用synchronous reset來處理。 缺點: 速度慢，要等下一個邊緣觸發，也就是需要復位時間。

什麼是STA? STA全名為Static Timing Analysis，中文稱作靜態時序分析，是一種不需要透過模擬時間周期就能判斷該電路是否滿足設計的Timing Spec. 原理 先抓取時序起點和終點、IO port、暫存器/鎖定器，並透過從起點到終點的時序路徑去追每段delay，將路徑的delay與clock 進行比較，以查看是否滿足 constraints。同時建立hold time並檢查是否violation，並檢查 transition violations等。此方式僅聚焦在<font color="#f00">時序表現的分析，並不涉及設計的邏輯功能</font>。 限制 必需工作在同步邏輯電路(Synchronous logic) 很難學習(分析每個cell或電路很麻煩) 要花時間定義每條電路的時序需求

latch發生原因: 合成器認為某部分電路需要鎖定在某個特定值中。 非同步電路Latch是一種非理想的狀態，發生在電路未定義完全的情況。 Latch只在組合邏輯才會產生，在非同步電路中，Latch可取代暫存器的角色。 當輸入變更時，Latch會保持輸入的狀態，並將其儲存在輸出連接port上，直到輸入發生變化。 Latch類似於Flip-flop，但它沒有時脈輸入，因此它的輸出取決於輸入變化的時間。 產生latch的寫法: latch語法: 只寫if不寫else、只寫case不寫defult、輸出自己給輸入賦值。