# Why Planar to FinFET
- 二維材料中止在28nm。==Lg<22nm時，2D MOSFET將會遇到非常多的漏電流。==
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- 圖示可見(1)0軸處漏電流增高、(2)I~on~只有小幅度增加、(3)水平拉一條線，即相同V~D~下，左邊臨界電壓V~th~相同，右邊V~th~會漂移)
- Lg縮小時遇到的不理想效應，統稱為短通道效應(SCE short channel effect)。包含臨界電壓下降(V~th~ roll-off)；閘極遇電流穿遂、臨界電壓漂移、多晶矽參雜空乏層問題等(見[Ep20](https://hackmd.io/@hby/rypTWoL42))；源極汲極漏電；淺接面問題；高電場效應。
- 短通道效應代表性3個例子
- ==Drain-Induced Barrier Lowering (DIBL)==：當Lg過小，drain偏壓增大時，使soure能障下降，造成drain額外的電流會漏到source。
- DIBL接近0代表linear與saturation region的V~th~非常接近。在數位電路切換linear/saturation不會誤判。
- FinFET雖不能避免，但可減緩。
- [DIBL ptt討論串](https://www.ptt.cc/bbs/Electronics/M.1474885176.A.C04.html)
- <iframe src="https://www.youtube.com/embed/SjxVE0oZlL4?start=364" frameborder="0" allowfullscreen></iframe>
- ==V~th~ roll-off==：圖示可見假設V~th~=0.7V，Lg在1的地方快速下降，至0.5甚至不見(漏電流太大)。要從大量到小，才知道正常狀況與不理想狀況之極限。
- Subthreshold Slope(SS)上升：圖示可見2D的SS落在100左右、FinFET則<80(水平拉兩條紅線，再分別往下拉藍線看$\Delta$V~G~)。
- 從公式來看，當C~ox~>>C~depl~會接近理想值60，其更顯high-K重要性(C與k值成正比)。