# 專題生實作指南 ## 第一次登入 1.使用MobaXterm這個軟體登入 Remote host處輸入： 140.125.44.63 Specify name輸入： **C11200001 / C11200002** 接著點選OK並輸入密碼，助教預設的密碼為 **000000** (六個零) ![](https://hackmd.io/_uploads/HkFZiPOR3.png) 2.接下來我們進入更改密碼的環節 在Terminal輸入指令 ```unix! unix% passwd ``` 接著輸入自己想要設定的密碼，並輸入第二次確認第一次的密碼就可以了。 3.接著我們要複製一份助教準備好的專案 ```unix! unix% cd 2023_grad_cell ``` 這邊我們也提供一份 Linux 常用指令的截圖給大家參考 ## RTL SIMULATION 4.使用GUI介面把自己組別的 RTL design File( .v )檔案給放進 2023這個資料夾中 5.完成之後，我們要先把EDA TOOL給叫起來，等下會用它來執行 Simulation and Synthesis ``` unix% csh ``` 這邊輸入csh後應該會看到這樣的畫面 ![](https://hackmd.io/_uploads/rkazTDOCh.png) 這樣就代表你已經順利的把 TOOL 給叫起來了 6.開始跑模擬的腳本吧 ``` unix% make vcs ``` 然後觀察一下Terminal上面的文字吧！ 如果成功通過了我們進行下面的課程囉 ## Run Synthesis 8.在 Terminal 輸入以下的指令 ``` unix% dcnxt_shell ``` 這個指令會幫我們把Design Compiler給呼叫出來讓我們做使用，並且是**以 command mode 在執行** **如果想要看看 gui mode的同學，可以在這個時候打上 start_gui 就能開啟 gui 介面，** **如果想要關閉 gui 介面，則是要輸入 stop_gui 這個指令。** **想要離開 design compiler 則是打 exit 就可以離開了。** 接著我們輸入以下的指令來跑合成 ``` dcnxt_shell% source DC_syn.tcl ``` 並且耐心等待合成跑完並且看看自己的 timing / area 的log ，有沒有什麼特別的地方。 我們也可以透過GUI介面來看看電路合成出來的 Schematic 長相如何。 接下來我們要教大家從 log (報表) 當中看一看自己電路的相關訊息，並且加以分析解讀他。 timing.log裡面 如果最下方的 timing 為 **met** 則代表電路的timing通過， area的部份我們則是只參考 cell area 的面積，原因我口頭應該說明過了。 ## GateLevel Simulation 9.接著最後，我們要來跑 Gate Level 的 Simulation，與 RTL simulation很相似，想知道細節的話可以去上SIP的課程，我們這邊只帶大家跑過一次指令就結束了。 ``` unix% make vcs_syn ``` 如果順利通過則恭喜同學完成專題了！可以開始寫報告囉， 如果沒有通過的話則可以跟助教說，請助教幫忙看看有什麼issue需要解掉的。 以上就是這次的專題教學，謝謝大家。