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# System prepended metadata

title: '[SoC Lab] Synthesis Error - file dependencies'
tags: [系統晶片設計實驗]

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# [SoC Lab] Synthesis Error - file dependencies


## 問題描述
在實作Lab6時，在進行合成的階段的時候遇到合成abort的問題，不過terminal並不會直接提示失敗的原因，雖然原因很單純，但可能會因為一時未注意而反覆發生，因此仍以此紀錄。

## 解決方法
雖然terminal不會直接告訴你失敗原因，但log中卻會有相當詳細的註記，在實作時就是因為沒有第一時間打開log檔看看裡面的資訊，以為是參數設定錯誤或是work設定的太大導致合成的運算超出硬體負荷，花了很多時間在嘗試跟debug，繞了很多彎路。

最後發現出錯的原因非常單純，只是因為從RTL simulation的資料夾搬移檔案到Vivado合成用的資料夾的過程中，搬錯了檔案，導致合成時找不到正確的檔案，這是非常單純的error，log檔就寫得很清楚，但因為一時粗心浪費了很多時間。
