# ncverilog
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> Process node: 180um

- RTL simulation:
#> ncverilog testbench.v chip.v

- Post-synthesis simulation:

#> ncverilog testbench.v chip_syn.v tsmc18.v
> 合成之後就開始有delay info.
> 確認 testbench 讀的 sdf 檔正確且 clock period 與合成下的 constraint 一致

- Post-dft simulation:

在testbench 加上 SCAN_EN/SCAN_OUT/SCAN_IN y 資訊

1. 將 SCAN_EN 拉低

||
|:---:|

2. 將 SCAN_EN/SCAN_OUT/SCAN_IN 加入 module Instantiation

||
|:---:|

#> ncverilog testbench_scan.v chip_scan.v tsmc18.v

- Post-layout simulation:

> 如果有使用 io pad 在 layout 中，將 io pad 的資訊加入跑模擬

#> ncverilog testbench_pr.v tpz973gv.v chip_pr.v tsmc18.v

## Extension
| Purpose | Command |
| -------------------- | ---------- |
| 產生波形檔 | +access+r |
| 模擬電路在最差的環境 | +maxdelays |
| 模擬電路在最好的環境 | +mindelays |
| 電路不檢查 timing | +notimingchecks |