***Four-bit Full Adder***
b1105167 張家凱
一、目的－使用verilog實現four-bit full adder

二、工具-vscode,xilinx-vivado

三、方法與步驟－詳細說明
**vscode部分**:
先寫出four_bit_adder.v檔，裡面包含包含兩模組，一個是全加器模組，另 一個是four_bit_adder模組(引用全加器模組)。接著建立新的file寫出 testbench檔-four_bit_adder_tb.v，同個模式再寫出makefile檔。
**vivado部分**:
利用vivado開啟four_bit_adder.v與four_bit_adder_tb.v進行simulation，並合成Schematic。

四、結果－觀察輸出、輸出波型與Schematic。
**vscode部分**:
觀察輸出
觀察輸出波型
**vivado部分**:
觀察輸出波型:

結果全部吻合預期----->合成schematic

七、心得－這是第一次使用verilog完成作業，儘管語法學起來不難但仍有許多沒有預期到的bug!!!，後來發現是testbench的技巧尚未純熟，導致vscode那邊無法compile，希望自己可以能更加精進。

八、參考文獻－軟硬體協同設計上課講義-林宏益教授編