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tags: RISCV, 伴學松, 伴學松會議記錄
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# 從0到有製作自己的CPU！！ 20220601 會議記錄
[TOC]

## 出席
- [X] 黑貓
- [X] Paul Hsu
- [x] Shun-Jie
- [x] Erin
- [x] Adam Chen
- [x] Willwho
- [x] 彭大海
- [X] Joeheish
- [X] 奧利佛
- [X] 角角
- [X] 名名
- [X] 謝祥辰
- [X] Bill503082699
- [X] EZ4ENCE
- [X] GYLABA
- [X] KIM WENG
- [X] ouo314
- [X] painCake
- [X] sixkwnp
- [X] 小威

# 待辦事項
- [ ] 找尋專家來旁聽讀書會進度規劃。
- [x] 整理[資源整理筆記](https://hackmd.io/@accomdemy/r1pNfeBdq)。
[name=Bill, Sixkwnp]
- [ ] Erin嘗試發布NFT參與證明(POAP)。
[name=Erin]
- [ ] 製作技能詢問清單。
[name=Adam Chan]

# 結論
1. 使用[HackMD](https://hackmd.io/@accomdemy/r1pNfeBdq)作為資料統合平台。由Bill和sixkwnp做為資料統整管理員。
2. 最小（只先模擬CPU）與最佳（直接上FPGA）的最終目標，保留彈性。
3. 列出技能清單，再用技能詢問清單作為初步分組的依據，下周一再來討論分組的型式。
4. 第一周的課程內容到下周一討論。
5. 暫定每周的周二和周四晚上舉行活動。時間為：8:00 ~ 10:00。
6. 因方向與其他活動不同，取消試作課堂，改為線上邊分享邊修正往後分享內容。
7. 下周會議時間為下周四（6/9）晚上8點舉行。
8. 因人數已滿（24人），報名表單關閉。

## 技能清單
- Git
- Verilog
- 計算機組織與結構
- 數位邏輯設計
- 組合語言
- C（可選）

# 討論內容
- 檢視表單報名情況。
- 討論是否於前期進行資料準備。
- 確認讀書會最終目標。
- 建立甘特圖，討論分工。
- 討論規劃讀書會試作課堂。
- 臨時動議。

## 點子
- 一起討論學習形式
- 活動總共十周，每週二跟週四晚上7:30到9:30。
[name=Kim Weng]
- 使用Hack.md管理大家收集的資訊(找人當知識管理組組長Bill想擔任)。
[name=Shun-Jie]
- 1~2天時間HackMD & Github
[name=Shun-Jie]
- 進度差距問題。
[name=Paul, sixkwnp]
- 共編進度表。
[name=sixkwnp]
- 錄影方式補課。
[name=Kim Weng]
- 試做課堂測試。
[name=pbjs, shin-jie]
- 因為是共同分享會，不用太擔心出包會發生什麼事情。
- 且戰且走？
- 最後結論為邊分享邊學習，沒有固定的講師。
[name=Tsai 黑貓]
- 統籌大家技能清單，由adam 做google表單。
- 取消試做課
[name=Tsai 黑貓]
- 規劃活動減少分組心理壓力。
[name= pbjs]
- 請兩位知識管理整理計算機組織結構等資源。
- 一起討論學習詳細內容及事先準備
- 先做一條指令，確認波形模擬皆正確之後，再慢慢擴充下一條指令。
[name=Kim Weng]
- 給每組抽一個部分的Module(Ex: PC, ALU, Decoder...等)去實作，最後再整合起來，變成一個可以運作的CPU。
[name=Tsai 黑貓]
- 也可以不用到FPGA，Modelsim軟體就可以模擬這些操作。
[name=Tsai 黑貓]
- 基本的指令做完，riscv也有很多extension可以玩。
[name=Merak 天璇]
- 一組內要有人有Verilog的開發經驗。
[name=黑貓]
- 硬體支援。
- 軟體模擬、建置開發環境列文件。
[name=paul ,Adam chen]
- 硬體提前採購,主要是採購時程問題，防止活動進行到了，結果還有人沒收到硬體。
[name=Adam chen]
- 使用模擬軟體。
[name=黑貓]
- 使用實體板子比較有成就感！
[name=EZ4ENCE]
- 燒板子跟模擬的難度差異較大。
[name=Kim Weng]
- 先以模擬出發，看之後的進度再考慮上板。
[name=Adam, 祥辰, EZ4ENCE]
- 先不買tang nano。
[name=willwho]
- 彈性，不一定這次一定上板。
[name=Kim Weng]
- 框架, 其實是關於RISC-V 在tang nano 9k上實現的可行性與評估，比如要參考什麼專案，或是框架來實現或是要大家一起從頭開始手刻。
[name=Adam]
- git入門、直接sourcetree處理分支問題。
[name=謝祥辰]
- 做教學、技術上支援來熟悉語言(KIM,EZ4,祥辰,黑貓,名名有接觸過Verilog)。
[name=EZ4ENCE]
- 數位邏輯設計概念。
[name=Kim Weng]
- 列技能清單(git,verilog,數位邏輯設計,計組)。
[name=Shun-Jie]
- 如果最後大家進度不錯是不是要採購開發版(工讀生嗎？)
- 甘特圖的製作？
- 寫cpu Module的問題如果一次寫太大的Module，會讓初心者太大壓力。
- 盡量避免容易寫出bug的Module。
[name= EZ4ENCE]
- 不用先學 RISC V(cpu)的組語，或是指令嗎。
[name=大海]
- 組語還是要教但不用太看重。
[name= 黑貓]
- 議程＆時間討論
- 下次確定伴學松活動時間。
[name= pbjs]
- 活動時間是7月，可能會遇到服兵役、替代役、研發替代役。
[name=Tsai 黑貓]
- 今天的活動可以找其他時間來討論說下次活動能怎麼改善。
- 分組的事情跟問題，課程內容也再下周一討論。
- 下周四晚上，下次開會。
- Discord先用文字討論，之後會議再決議並追蹤進度。
[name= pbjs]
- 參加人數稍嫌多了，google表單關閉。
[name= pbjs]
- 一個討論點在5~10分鐘內Review，若有失焦的情況，快點跳進去做初步結論，有利會議進行。
[name=舜傑]
## 可能會遇到的雷
- 時間是個問題，可能沒辦法整個Risc V指令都做出來。
[name=Kim Weng]
- 有沒有在Windows可以用的Risc V組譯器。
[name=Kim Weng]
- 我記得有官方的RiscV toolchain可以用。
[name=Merak 天璇]
- 25人稍嫌多了。
[name= Tsai 黑貓]
- 規劃活動減少分組心理壓力。
[name= pbjs]
- 一個討論點在5~10分鐘內Review，若有失焦的情況，快點跳進去做初步結論，有利會議進行。
[name=舜傑]