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# 從0到有製作自己的CPU！！ 第四周活動記錄 20220728

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# 直播紀錄連結

{%youtube HeBhl5TQBO0 %}

## 出席
- [x] KIM_WENG
- [x] 名名
- [x] chuan
- [x] bill503084699
- [x] 楓糖
- [x] 謝祥辰
- [x] 黑貓
- [ ] sixkwnp
- [ ] Bonki
- [x] ouo314
- [x] Willwho
- [x] GYLABA
- [x] mikuthebest
- [x] Penquuin
- [x] 葉子
- [ ] painCake
- [x] EZ4ENCE
- [ ] 頂漿汗腺
- [ ] 角角
- [ ] adam chen

# 討論內容

- 初步討論register暫存器,初始介紹
- kim的計畫
- 下周pc 邏輯 program computer
- srm5
- 五級流水線
- memory stor
- 中斷異常處理(超進階)
- 但黑貓覺得要穩扎穩打
- bill 怕講不出來
- 投票結果 黑貓

# 本周作業

- 利用Verilog 實現 Decode 電路

# 討論重點

- register 架構初步認識
- register code vivado操作
- 下周第一組的進度

## 點子 / 撇步

- 除了正反器模型 pi po 輸出模型 ,暫存器沒辦法做位元的移轉
[name= 第三組]
- register 有兩個輸出 rs1 rs2,除了要有write data ,write1 write2 是輸入但還要有額外兩個接角去控制這些接角的輸入走向,從alu寫回來的資料,之後再寫回來輸出
[name= 第三組]
- 示範 vivado
[name= 第三組]
- 設一個條件某一個條件是為0,要出書的質給予他0,第二個條件提供寫入讀取reg 的話,可以同時寫入與讀取,我們將輸入的數值傳給輸出,如果上面都不成立就在成立額外一個值,再來我們要寫rs2的部分,但如同上所寫的
[name= 第三組]
- 第一個條件讀取的條件為0,那我們輸出的值可能為0,第二個條件與上述的第二個條件大同小異,如果同時寫入與輸出,我們將輸入的值給予到輸出,都沒有例外的情況做正常的讀取,前面三個條件都有我們寫一個 defor?,
[name= 第三組]
- register file 暫存器堆 , 暫存器存資料的地方, 32bits 表示8種狀態,32位元已32位元為一組,但只能定義一個0到31位元 定義每個定義的一個位置位元
[name= 第三組]
- address decode Rd 等於register 的 address ,將reigster定義寫到哪裡的位置
[name= 第三組]
- 有驚嘆號為0沒驚嘆號為1,adl bit還是可以 如果多bit還是要==0 如果0或是1就是...
[name= 第三組]
- l2抓不到就變成l3為什麼 data memory 還要register 呢因為data memory跑很慢
[name= 第三組]
- register 基礎邏輯砸影片
[name= 第三組]
- sr latch register f f 讓他有記憶的功能 ,set reset ....
[name= 第三組]
- 下周主題kim跟黑貓
[name= Kim 黑貓]
- 各自這個月的學習心得
[name= 各位]