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# 數位集成電路設計-第一章

1.1為數位集成電路設計的歷史演化

## 一、數位集成電路設計中的問題
### (一)摩爾定律（Moore's law）
#### 1、定義
##### 積體電路上可容納的電晶體數目，約每隔兩年便會增加一倍。
#### 2、圖示
### (二)數位電路中的設計抽象級別
#### 1、定義
##### 數位電路設計中，通常使用的抽象級別是設備、電路、邏輯閘、功能模板（ex:加法器）和系統（ex: CPU），因實現半導體元件非常複雜，故在設計時不太考慮固態物理方程，而使用一個充分描述輸入輸出行為的簡化模型(ex: AND、OR..)，這種設計理念推動了數位集成電路的精細計算機輔助設計 (CAD) 框架的出現。
#### 2、圖示

## (三)時脈無視層次結構(Clocks Defy Hierarchy)
### 1、注意設計中的全域時脈信號所帶來的影響
### (1)如圖(a)理想的時脈波形圖
時脈方波 - 灰色
輸入方波 - 紅色、淡紅色
想像時脈就像電梯門一樣，而輸入就比喻成搭電梯的人。
理想情況:電梯門打開，在還沒自動關閉前，搭乘的人都進入至電梯內，此時電梯門關閉。
### (2)如圖(b)(c)非理想時脈圖形
輸入方波 - 紅色、淡紅色

假設今天的電梯只限乘1人
則理想情況:電梯門打開，在還沒自動關閉前，第一個人進入至電梯內，此時電梯門關閉，第一個人搭乘完後
電梯門第二次打開，在還沒自動關閉前，第二個搭乘的人進入至電梯內，此時電梯門關閉，完成搭乘。

圖(c)則為非理想狀況:
電梯門打開，在還沒自動關閉前，第一個人進入至電梯內，此時電梯門關閉，第一個人搭乘還未完成時
第二個人打開電梯門，第二個人進入至電梯內搭乘，此時已違反電梯線搭一人之規定。

觀察非理想時脈可以發現，輸入多多少少會有些延遲，在clock時間太短時可能會造成輸出資訊錯誤。
### 2、注意設計中的配電網絡所帶來的影響(Power Distribution Networks Defy Hierarchy)

#### (1)數位系統需要一個穩定的直流電壓提供給各個邏輯閘。為確保正常運行。配電系統必須在電流變化非常大的情況下提供這種穩定的電壓。
#### (2)配電網絡在分層設計中更複雜(如下例)

##### CASE(a)
如果單獨檢查 A 區塊的配電，不考慮額外由 B 區塊的存在而導致的加載。
若傳導的功率在 A 至 B 區塊前被大消耗，則導致 B 區塊出現降壓影響。
//可以使用更寬的電線會降低電阻，來改善降壓。

##### CASE(b)
通過不同的分支，在理想情況下，這種方式的電路電源更容易控制和維護。
金屬分支為了能處理每個區塊的電流，設計者必須額外保留電源線區域。
隨著區塊的增加複雜也會增加。

## 二、數位電路設計的品質指標
### (一)成本
#### 1、固定成本
由設計到生產之間所產生的成本，也包含人力、行銷、設備折舊等在內。
#### 2、變動成本
#### (1)變動成本大部分的皆於製造產品的成本
#### (2)晶圓(想像成一片圓形的大鏡子)被切割成裸片(一塊正方形的小鏡子)，然後在進行測試及封裝，因圓形切成正方形並無法全部有效利用到，裸片也有故障損壞的可能性，故良率也會影響成本。
### (二)功能及穩定性
#### 數位電路首先要求的是執行功能，而製造過程中的變化(執行中電壓和電流各不相同...etc)，都有可能導致偏離預期結果。

### (三)性能

#### 數位電路的性能表達了，電路可以管理的計算負載，這個性能指標都會影響，處理器的架構、並行執行的指令數量，以及邏輯電路的實際設計等。

### (四)電力及能源消耗
#### 設計的功耗決定了每次操作消耗多少能量，並且電路會散發很多熱量。這些影響了大量的關鍵設計決策。(如:電源容量、電源線尺寸、包裝和冷卻要求...)