# 計組考古

## Q1

### A
True，使用硬體最佳化除法

### B
True

### C
True

### D
True

### E
False

### F
False

### G
True，暫存器沒有時序性

### H
True (?

### I
False，對於每一條指令本身時間變長

### J
False，pipeline processor 的 CPU clock cycle time 會比較小

### K
False，若 CPI 為 1 ，則使用 single clock processor 即可。

### L
True，因為每個 stage 實際上所需要的時間必定 <= clock cycle time

### M
False

### N
False

### O
True

## Q2
with guard and round bit:
$-4.63 * 10^4 + -0.596 * 10^3 = -5.226 * 10^4$
guard and round = 60 => 進位
ans:$-5.23 * 10^4$

without:
$-4.63 * 10^4 + -0.59 * 10^3 = -5.22 * 10^4$

## Q3
懶得寫，蠻簡單的

## Q4
(A) load word
(B) store word

## Q5
1/3 = 0.010101... = 1.0101... * 2^-2
= 0 01111101 010101...

2/3 = 0.101010... = 1.0101... * 2^-1
= 0 01111110 010101...

1/3 + 2/3 = 0 01111110 111111... = 1.111... * 2^-1

## Q6
(1)
Mem(IF) + Register file(ID) + ALU(EX) + Mem(ME) + Register file(WB) = 2+0.5+1+2+0.5 = 6ns

(2)
single cycle: 6 * 5 = 30ns
pipeline: 2 * (5+4+1) = 20ns (假設有 forwarding)

:::info
pipeline 的 clock cycle time 取每個 stage 所需之時間之最大值
:::

## Q7
:::danger
這題偏難我直接丟課本答案，看不懂怎麼算可以再問我
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