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title: 6 | 3D-stacked CMOS takes moore's law to new height
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# 6 | 3D-stacked CMOS takes moore's law to new height
[**原文章**](https://spectrum.ieee.org/3d-cmos)
原文時間:2022.8.11
本文撰寫:2022.10.?~7
By:郭昌興
# 大綱
過去50年，電晶體[快速發展](https://spectrum.ieee.org/a-better-way-to-measure-progress-in-semiconductors)，不斷減少功耗、通道長度等，由平面發展到[鰭式](https://zh.wikipedia.org/zh-tw/FinFET)(FinFet)再到[多閘極電晶體(GAA)](https://zh.m.wikipedia.org/zh-tw/%E5%A4%9A%E9%96%98%E6%A5%B5%E9%9B%BB%E6%99%B6%E9%AB%94)，但許多人都相信下降到"無限小"這件事是不可能會發生的。
而本文則要說明的則是==3D堆疊的CMOS==，將如何突破如此困境
>When transistors can’t get any smaller, the only direction is up

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# 電晶體演進
隨著電晶體不斷縮小，平面式電晶體被使用到了2011年便面臨了通道太小會漏電的問題，取而代之的是則是鰭式半導體[(FinFet)](https://spectrum.ieee.org/intels-new-transistors-enter-the-third-dimension)。FinFet反應時間短、能夠在較低的電壓下工作，且擁有較小的漏電流與功耗，缺點是FinFet的==寬是不連續的(quantization constraint)==，這使整體設計都複雜了許多(電容增加、增加邏輯細胞的面積)。
>詳細原理我不懂TT，有機會再查查看或是不查 ㄏ

再來就到了3D堆疊的部分，首先問世的是GAA，由nanoribbon[(nanosheet)](https://spectrum.ieee.org/the-nanosheet-transistor-is-the-next-and-maybe-last-step-in-moores-law)堆疊組成，因此並無quantization constraint~也就是前面說的寬度不連續~
>此處看圖比較能夠理解，但我就是不貼
>>[name=蘇雋勛][color=#8f60d6]你TM給我貼

堆疊的結構使GAA能通過更多電流而不需增加電晶體面積。本文的作者認為==RibbonFet==是高效能電晶體的最佳選擇 。
>We see RibbonFETs as the best option for higher performance at reasonable power.
>
>our version of [backside power delivery](https://spectrum.ieee.org/next-gen-chips-will-be-powered-from-below), with the Intel 20A fabrication process.

>Ribbon是絲帶，RibbonFET也就是channel的部分形狀像絲帶一樣，如原文章圖所示
>
## 堆疊のCMOS
1980年，CMOS邏輯成為主流，因其通過電較少，這也意味著較高的工作頻率及較高的電晶體密度，上述的FET也都是使用CMOS Technology。2019年，作者於IEDM(IEEE eletron device meeting)上提出了將NMOS放在PMOS上的3D堆疊，並真的使用==自對準製成==([self-aligned process](https://en.wikipedia.org/wiki/Self-aligned_gate))([中文版](https://baike.baidu.hk/item/%E8%87%AA%E5%B0%8D%E6%BA%96%E6%8A%80%E8%A1%93/9984993))
>我不太確定中英文版寫的有沒有不同，~~因為英文版的太多了我懶得看~~不知為啥中文都查不太到

及兩種不同的金屬閘做出了3D的CMOS inverter。由於兩閘的導電性不同，我們可以分別去調控PMOS及NMOS閘極的(臨界電壓V~th~)threshold voltage。
## 如何製作？
>這邊..看看就好，真想知道詳情請參照原文章，5555
>
在一片矽晶圓上，反覆放置Si和SiGe層，如此結構我們稱為[超晶格](https://zh.wikipedia.org/zh-tw/%E8%B6%85%E6%99%B6%E6%A0%BC)，經過微影成型，得到鰭狀結構。接著，在超晶格要形成閘極的位置上放上多晶結構的矽，在下一步中可以保護我們的超晶格。下一步，垂直堆疊雙源極/汲極，在NMOS兩端長參入磷的矽，在PMOS兩端長參入硼的矽，在清潔晶圓(去除髒東西)後於源極跟汲極中間加入介電材料以區隔兩者。最後，我們建構閘極，先把保護層移掉....
>太抽象了不行了 後面到底在供三小
>
蝕刻SiGe的部分，露出奈米帶(nanoribbon)然後用擁有高介電係數的非非常常細的絕緣體覆蓋上去。由於我們的通道實在是太小了，所以要用特殊的方法參入雜質--用金屬纏繞，利用金屬功函數的特質將PMOS & NMOS行成pn junction。
>這邊說的[功函數](>https://en.wikipedia.org/wiki/Work_function#Doping_and_electric_field_effect_(semiconductors))可能要等我修完半物才會知道在幹嘛了，總之上述就是一個利用金屬與半導體接觸時電子的移動來形成pn junction

## 優點 吧
如此的3D製成在大量製造時是將PMOS與NMOS分別坐在兩片晶圓上，並將P晶圓轉移到N晶圓下。3D自對準製成步驟較少且成本上更好控制。
>我不知道怎麼控制的就是了

3D堆疊製程可以促進非Si材料的在積體電路上的發展
>These approaches and materials may become relevant as we look to tightly integrate optoelectronics and other functions on a single chip.

75nm的3D CMOS，便有著低漏電流、高導通電流及良好的延展性。目前作者已經做到55nm且與同製成、晶圓上做出的非堆疊電晶體相比，效能較佳
>~~用講的都馬很厲害~~

## 目前的方向
最佳化PMOS & NMOS 垂直的空間，如果空間太短，寄生電容會增加，如果空間太長，兩者間的電阻會增加，這些結果都導致功耗的增加。

設計研究機構[TEL Research Center America](https://ieeexplore.ieee.org/document/9720577)目前在研究如何在不增加整體細胞的體積下去改變內部的連接。此外他們也注裝置上、下方與電晶體之間的連接，這個計畫稱為 [buried power rails](https://spectrum.ieee.org/next-gen-chips-will-be-powered-from-below)，此計畫目前已被intel的powerVIA科技採用並宣布於[2024年推出](https://www.meiguinfo.com/2021/07/intel-accelerate.html)。
>intel把拔要起飛了嗎

## 摩爾定律
>怎麼又是你

有了上述3D堆疊技術以及RibbonFETS，摩爾定律得以繼續走下去。

摩爾先生嚇到==吃手手==
>In 2005,Gordon Moore admitted to being “periodically amazed at how we’re able to make progress.

直接引述作者的話
>With the move to FinFETs, the ensuing optimizations, and now the development of RibbonFETs and eventually 3D-stacked CMOS, supported by the myriad packaging enhancements around them, we’d like to think Mr. Moore will be amazed yet again.

### 完結撒花~~ :tada::tada::tada:
>終於整理完了，這一篇寫得有點久，而且大部很都看不懂= =除了有貼超連結的部分，其他沒有大量圖片輔助的話純粹閱讀文字真的很麻煩只能無限腦補，但科普文章可能也不是希望我看完變大師就是了。圖我也是看得霧薩薩所以懶得貼ㄌ，原文章裡都有。
這一篇邊看邊寫效果感覺不是很好，下一篇我打算先全部看完畫個重點在回頭整理起來。
>>[name=蘇雋勛][color=#8f60d6]你的下一篇呢