---
title: 第三週筆記
tags: 超大型積體電路設計導論
---
[講義](https://drive.google.com/file/d/1lYIqCTHrPnumPjDNrk_DzdzmVApLiCkU/view?usp=sharing)
預估邏輯閘的完成運算的時間

藉由各個閘算Delay
>好勒

電容充放電一定會有延遲的時間

>幹 我沒學過電容

$$I=C(\frac{\Delta V}{\Delta t})$$
$$\Delta t=(\frac{C\Delta V}{I})$$
工作電壓 - 最低準位(GND) = VDD
gate source drain 都是電容，去算delay

>那一個，這一個

nMOS source 是 V~g~
pMOS source 則為 Vdd
$$Q = CV$$

根據電壓不同，有三種工作區間

# Cutoff
不通
# Linear
通，電流隨V~ds~改變
# Saturation
通，電流固定

# Channel charge

$$ Q_{channel} = CV$$
$$C = C_{g} = \frac {\epsilon_{ox}WL} {t_{ox}}=C_{ox}WL$$
跨壓
$$V = V_{gc}-V_{t} = \frac {V_{gs}-V_{ds}} {2} - V_{t}$$

$$Q_{channel} = CV=(C_{ox}WL)( \frac {V_{gs}-V_{ds}} {2} - V_{t})$$
因為電容是兩點間電位差呈上????
是以中間點的電壓估算
以平均值的方式估算
epsilon係數
W寬度
t~ox~絕緣體厚度

# Carrier velocity
$$ v = \mu E = \frac {\mu V_{ds}} L $$
$$-t= \frac{L}{v}=\frac {L^{2}} {\mu V_{ds}}$$
$\mu$ is mobility

# nMOS Linear I-V
$$ I = \frac{Q}{t}= \frac{(C_{ox}WL)( \frac {V_{gs}-V_{ds}} {2} - V_{t})}{-\frac {L^{2}} {\mu V_{ds}}}$$
$$I_{ds}={\mu C_{ox}\frac {W}{L}( \frac {V_{gs}-V_{ds}} {2} - V_{t})}V_{ds}$$
$$\beta=\mu C_{ox}\frac {W}{L}$$
$$I_{ds}=\beta( \frac {V_{gs}-V_{ds}} {2} - V_{t})V_{ds}$$

>老師的$V_{gs}$是不是少$\frac 1 2$

設計時，設計者能改變的只有W
新一代半導體mobility比silicon base高

# nmos Saturation I-V
channel will pinch off
>pinch off很有意境ㄟ

$$I =$$

# pMos I-V
計算上通常$\mu$為nMos一半，W為nMos兩倍
>如此通過電流才會相同
~~我怎麼寫了如此正經的東西~~

# Capacitance
>寄生上游

絕緣層導致寄生電容，電容有充放電時間，會影響速度
gate to channel
gate to source
gate to drain

# Diffusion Capacitance
>完蛋，我好像少學億堆東西
現在學
不太行欸 都斷線了
# Pass Transistors
解釋了為什麼nMOs pulldown、pMos pull up
# Effective Resistance
提供等效電阻參考，以利計算RC delay

>但只能快速判讀RC delay，其他只能交由Hspice做精準的模擬
# RC Delay Model
圖片支援
# Inverter Delay Estimate
圖片支援+2
我先下啦
>老師:咳

# DC Response
就是給直流電，看他的反應
>非常簡略呢

後面幾乎都要圖片 555
# Beta Ratio
driving 能力 of
p network/n network
調整betaratio可以位移曲線(?)，躲避雜訊

沒預習會中風 操