--- # System prepended metadata title: 穎崴科技 CPO 技術論壇完整紀錄：從光的物理到測試介面的商機 --- # 穎崴科技 CPO 技術論壇完整紀錄：從光的物理到測試介面的商機 > 穎崴科技（6515）CPO 技術論壇 | 2026-05-14 ppt連結：https://www.winwayglobal.com/zh-TW/dl/file/ZXjOVNbriHalNohN ## 關於講者 孫嘉斌博士，穎崴科技技術行銷處長，中山大學物理學博士。他是穎崴高頻高速探針卡（probe card）中「高前速可異性」技術的發明人，也是下一代 Hyper Socket 的發明人。本場論壇由執行副總暨發言人陳紹坤開場，孫博士主講 CPO 技術發展、產業鏈整合與未來應用。 ## 開場：為什麼今天很重要 陳紹坤副總開場時提到，這場論壇恰巧和台積電的 Technology Forum 以及川習會撞在同一天（5 月 14 日）。穎崴早在 2022 年底、2023 年初就是全台灣第一個提出 CPO 技術的公司，「那時候大家都還不知道什麼叫 CPO」。如今 CPO 已經在資本市場掀起風潮，但回到技術基本面，「包括我們自己，覺得還有很多地方必須要去 study。這裡面雖然充滿了商機，但也充滿了挑戰。」 他也幽默地說：「今天的題目真的很硬。聽不懂也沒有關係，找個最舒服的姿勢，甚至找個最好的方式操盤也沒問題。但不要忘了 6515 就好了。」 --- ## 第一章：CPO 到底要做什麼 ### 錢往哪裡砸，趨勢就在哪裡 孫博士從產業併購切入。過去三年（2024–2026），Ciena、Nokia、AMD、Marvell、Credo 等公司持續收購 Silicon Photonics 相關企業與技術，總金額超過 100 億美金。如果沒辦法併購，至少買股份、買門票：Google、Cisco、NVIDIA、AMD、Intel、聯發科都在投資光通訊技術公司。 「第一個我們看錢往哪裡砸，那你就知道趨勢在哪裡。」 這些大型 CSP 業者和 Design House 砸錢進去，不是要買下你，而是告訴你：我想參與這場遊戲，我有這個門票，我就可以在我的設計裡面去 integrate 這樣的技術，比別人早一步。 ### 十個待解問題，一家公司做不完 穎崴從 2019 年踏入 CPO 領域至今已經七年，仍有至少十個未解問題。這正是市場上有一整群「CPO 類股」的原因——每家公司各自在解決其中某一個問題。 穎崴負責哪三個？ 1. **Nano-Scale 的 Optical Alignment**（奈米級光對準） 2. **Non-Good-Die Testing Efficiency**（不良品測試效率） 3. **Optical-Electrical Signal Integration**（光電訊號整合測試） 「穎崴在做什麼？我們在做測試介面，我們在做 Test Interface，我們在解決這些測試的問題。」 ### 從電到光：物理本質相同，應用特性迥異 孫博士用 Maxwell 方程組開場：電跟光本質上是同一件事，只是在不同介質上運作。 **電的世界：** - 電子在銅線表面傳輸 - 頻率越高，電流只走表面（趨膚效應），銅的粗糙度（roughness）成為關鍵 - 傳導損耗（conduction loss）導致發熱，限制傳輸距離 - 對電磁干擾（EMI）很敏感——相鄰高速訊號線之間的 crosstalk 是大問題 **光的世界：** - 光子在矽與二氧化矽介質中做全反射 - 傳輸損耗極低（小於 0.2 dB/km vs. 銅線的 1 dB/cm） - 頻率從電的 100 GHz 跳到光的 193 THz，差了 1000 倍 - 傳輸距離從公分等級變成公里等級，也差了 1000 倍以上 - 對 EMI 免疫——光纖之間有絕緣層，光不會對另一道光產生干擾 「所以電跟光是本質一樣的東西，只是它在不同的介質上面去運作。」 ### CPO 的定義：Optical Engine 必須在 Interposer 上 孫博士特別釐清一個常見混淆： - **NPO（Near Packaged Optics）**：Optical Engine 放在 Substrate 上——這是三到五年前的定義 - **CPO（Co-Packaged Optics）**：Optical Engine 放在 Interposer 上，與 ASIC、HBM 共處一個封裝體 「Optical Engine 放在 Interposer 上面的這種封裝，才叫做 CPO 的定義。」 完整的 CPO 封裝體包含：ASIC + HBM + Optical Engine，全部放在 Interposer 上面，再放在 Substrate 上面。外部還有 FAU（Fiber Array Unit，光纖陣列單元）和 External Laser Source（外部雷射光源）。未來最終版本會把雷射也整合進去，但目前還需要很長時間。 --- ## 第二章：光路徑上的每一個元件都是挑戰 ### 從 TX 到 RX 的完整路徑 光訊號從 Laser 打出後，依序經過： **Modulator → Routing → WDM → Coupler → 光纖傳輸 → Coupler → Routing → WDM → Photo Detector → ASIC** 每一個元件都是問題，每一個都是挑戰。 ### Light Source：關鍵在波長數量 不用背名詞，只要看一件事：一種波長，還是多種波長。 - 一個光纖搭配一個波長 = 只能傳一路訊號 - 一個光纖搭配八種波長 = Data Rate 直接倍增八倍 雷射元件有 DFB、VCSEL、Comb Laser，甚至 Micro LED 也在討論中。「怎麼樣才可以倍增 Data Rate，就是接下來的趨勢。」 ### Modulator：MZM vs MRM vs EAM 三種調變器各有特點： | 類型 | 優點 | 缺點 | 代表陣營 | |------|------|------|---------| | **MZM**（馬赫-曾德爾調變器） | 什麼都最好——高線性度、高成熟度 | 太大，放不進封裝體 | Broadcom 等 | | **MRM**（微環調變器） | 極小，海景第一排能塞更多 | 對熱敏感、PAM4 線性度中等、成熟度中等 | NVIDIA 等 | | **EAM**（電吸收調變器） | 中庸 | 什麼都沒有最好 | 討論較少 | 孫博士的比喻：一個 Package 有四個邊，就像海景第一排，MRM 夠小所以塞得比別人多，系統規格就能倍增。「要做就做最好的，不然就做最大的，不然就做最小的。」 ### WDM（波長分波多工）：就像稜鏡分光 概念很簡單，如同國中物理課本的稜鏡實驗：白光進去，分出不同色彩的光。WDM 把不同波長的光分出去，讓一條光纖能承載更多可分辨的數據。 ### Coupler：Grating vs Edge - **Grating Coupler**：可以直接在 Wafer 上放 FAU 做測試，測完再做 dicing，壞的直接丟掉。重點在**可量產性**。 - **Edge Coupler**：要全部切割後一顆一顆量，但性能更好。等技術成熟後會轉向 Edge。 兩者有時間序：先 Grating 確保量產，再 Edge 追求性能。 --- ## 第三章：OE 決定一切——產業鏈的源頭 ### Optical Engine 定義好，後面才有標準化 「PIC 跟 EIC 所組成的 Optical Engine 沒有定義好，後面的標準化都不用談。」 這就是為什麼各大公司要花錢併購、投資 Silicon Photonics 企業——他們要先確認自己的 Optical Engine 規格。OE 規格確定後，Light Source、Laser、Fiber、Connector、FAU 才能一一被定義。全部定義好了，才會輪到測試。 「所以從 2023 到 2026，其實在做什麼？就是在定義好 Optical Engine 的規格。一旦定義了，你才有辦法標準化。」 ### 不同 OE 設計帶出完全不同的封裝 各家公司的 OE 設計差異極大： - **NVIDIA Spectrum-X**：一個 Package 四邊各放 8 顆 OE（共 32 顆），每顆 OE 搭配 16 根光纖的 FAU，每根 200G（MRM 調變），單顆 OE = 3.2T，整個 Package = **102.4T** - **Broadcom**：用 MZM，OE 尺寸較大，數量較少但單顆性能強 - **Ayar Labs**、**LightMatter**、**Marvell**：各有不同路線 ### Foundry 格局 | 代工廠 | 平台/技術 | 特點 | |--------|----------|------| | **TSMC** | **COUPE** 平台，PIC 65nm，EIC 7nm↓，SOIC + Hybrid Bonding | 最完整的先進封裝整合能力 | | **Intel** | EMIB-M / EMIB-T（Silicon Bridge 而非 Interposer） | 兩大優勢：玻璃基板長期佈局 + 雷射整合進封裝體 | | **GlobalFoundries** | 自有光子製程 | 先進封裝整合能力與 TSMC 有差距 | | **Samsung** | 規劃中，目標 2027+ | 追趕中 | | **UMC** | 技術授權自 IMEC（比利時研究機構） | 起步較晚 | --- ## 第四章：測試的兩大瓶頸 ### 瓶頸一：Active Alignment（主動對準） 這是目前 CPO 量產最大的卡關點。 單模光纖纖芯（core）只有 **9 微米**。而 FAU 從光纖的真圓度、尺寸、V-groove 深度、pitch 角度、同心度等公差累積起來，大約 **3.8 微米**——已經佔了 9 微米的 40%。對準必須近乎打在正中心。 目前一個 FAU 有 64 根光纖，未來要走到 128 根。每根光纖都要個別對準，每根花 5 到 30 秒。**目前還沒有同時多根光纖對準的解決方案。** 提出的可能解法： 1. **Golden FAU**：精密製造的測試用 FAU，可以一次對準所有光纖 2. **Self-Alignment / Auto-Calibration**：透過設計讓對準容差放寬 TSMC 的 COUPE 製程用了 micro-lens（放大對準容差）加上 reflector mirror（透過高斯分佈降低光損耗），是目前最積極的解決方案之一。 ### 瓶頸二：Module Test（模組測試） 傳統測試流程是 Pick and Place：把 Package 從 tray 拿起來，放進 socket 測試。但 CPO 封裝體上有多顆 OE，每顆都要放上一個 FAU 才能測試。如果有 8 顆 OE，就要放 8 個 FAU，index time 暴增。 「這就是為什麼 CPO 不能像傳統封裝那樣 plug and play。」 --- ## 第五章：穎崴的解決方案 ### 上電下光 / 下電上光 穎崴的測試介面有兩種場景： - **Wafer Level（上電下光）**：晶圓放在 chuck 上，電性探針從上方接觸，光學探針從下方接觸 - **Die / Module Level（下電上光）**：元件放在 socket 中，電性從下方，光學從上方（透過 FAU 對準機構） 穎崴提供電性探針卡（probe card）、WCSP 探針卡，以及 CPO 專用的 Optical & Electrical Test Socket。 關鍵觀念：**OE 測試時不應該附帶光纖**，這樣才有量產可行性。 ### 雙面探測系統（Double-Side Probing） 穎崴的雙面探測系統已在市場上超過三年。因為 CPO 封裝的訊號從底部（電）和頂部（光或電）同時輸出，必須有雙面同時接觸的測試能力。 ### CPC（Co-Packaged Copper）：銅的過渡方案 孫博士提出一個新概念：**CPC**——和 CPO 相同的概念，但頂部用銅的電性連接器而非光學。 CPC 的現實是：連接器體積大，一邊只能放 2 到 4 個（對比 CPO 的 8 顆 OE），而且電性傳輸在 224 Gbps PAM4 就會遇到瓶頸。如果只靠 CPC，Package 需要做到 250x250mm 甚至 300x300mm，不切實際。 結論：**CPC 是短期過渡方案（1–2 年），長期 CPO 仍是主流。但兩者會共存一段時間。** --- ## 第六章：Hyper Socket——穎崴的核心技術 ### 為什麼需要 Hyper Socket AI 晶片封裝已經超過 100mm，而且還在持續變大。傳統的 socket 技術面臨兩個問題： - **Elastomer（彈性體）**：厚度約 2mm，可用壓縮行程只有 20%（= 0.4mm），但封裝體的翹曲（warpage）已經達到 0.4mm，幾乎沒有餘量 - **Spring Probe（彈簧探針）**：每根只有 4 個 crown 接觸點（最多優化到 9 個），不是同時接觸 ### Hyper Socket = Spring Probe + Elastomer 的結合 - Spring Probe 提供**行程與順應性** - Elastomer 提供**面接觸**（而非點接觸） - 結果：更低的接觸電阻、更高的電流承載能力 - 不損傷焊球（球被彈性體包覆） 缺點：Elastomer 是**耗材**，初始投資較高（兩個元件）。 ### Hyper 家族演進 | 世代 | 特點 | |------|------| | **Hyper（初代）** | Elastomer 在上方 | | **Hyper LF** | Elastomer 在下方——解決大尺寸 socket（100x100mm+）的預載變形問題 | | **Hyper DH（雙層）** | 上下都有 Elastomer | | **Hyper Liquid** | 整合液冷——使用非導電工程流體（與浸沒式冷卻相同），直接在 socket 中散熱 | ### 專利護城河 穎崴在 Hyper Socket 上已累積超過兩年的專利佈局，在公開行銷之前就已經申請。競爭對手只優化單一元件（彈性體或探針），穎崴把兩者結合，而且可以整合任何個別元件的改進。 --- ## 第七章：封裝與電性的極限正在逼近 ### Pin Count 爆發 未來幾年 pin count 將成長到 50,000 以上，對穎崴來說是 ASP 大幅提升的機會。 ### Package 尺寸走向面板級 從圓形晶圓到方形面板（Panel-Level Packaging），不再受晶圓尺寸限制。台積電的 CoWoS 路線圖：CoWoS-S → CoWoS-L → CoWoS-R → **CoWoS Panel（玻璃基板）**。 玻璃基板的影響會比想像中大得多——改變機械、電氣和光學特性。結構強度更好（翹曲更小）、介電常數和損耗正切更佳，還可以整合光波導（waveguide）做光訊號路由。 ### 電性傳輸的天花板 - 目前：224 Gbps PAM4 - 下一步：448 Gbps——奈奎斯特頻率從 56 GHz 跳到 70 GHz+，考慮三次諧波就是 210–300+ GHz - PAM4、PAM6、PAM8 哪條路線？業界還在爭論 ### 功耗預測 今年 4,000W，明年 8,000W，機櫃級別可能達到 **15,000W**。而且這些數字還不包含 I/O 傳輸功耗。Retimer 像中繼站一樣刷新訊號，但每一個都增加功耗和熱。這就是為什麼光必須來。 --- ## 第八章：台積電 vs Intel 的封裝競爭 ### 台積電 COUPE 平台 - PIC 節點：65nm - EIC 節點：7nm 或更小 - 封裝：SOIC + Hybrid Bonding - 路線圖目標（約 2028）：14 個 reticle、20 顆 HBM ### Intel 的兩大差異化優勢 1. **Silicon Bridge 而非 Interposer**：EMIB-M（無 TSV）和 EMIB-T（有 TSV），局部矽橋連接，與台積電的全尺寸 Interposer 路線不同 2. **雷射整合進封裝體**：其他家都用外部雷射光源，Intel 有能力把雷射直接放進去 3. **玻璃基板 / 玻璃 Interposer**：Intel 在玻璃上有長期佈局 --- ## Q&A 完整紀錄 ### Q1（金管會專屬委員 范文綺）：Hyper Socket 的 Elastomer 是自製還是外購？ **提問全文：** Hyper Socket 中用到 Elastomer 作為中間的 buffer，它有一些特性非常 critical，包含硬度、耐磨性。特別是它本來不導電，需要特別加工讓它變成導電性。這個耗材的部分，穎崴有能力自己製作加工，還是跟其他夥伴合作？關鍵點在哪裡？ **孫博士回答：** Elastomer 跟 Spring Probe 對穎崴來講，都是採取自製外購同步並行的狀況。 整個 Elastomer 就是一個導電粒子放在膠裡面，然後透過磁場做 alignment，讓它變成一個柱一個柱。它必須要透過壓力才會導通。原本的壓力來自 Elastomer 本體的 sheet，透過錫球跟 PCB 對接之後產生那個壓力。在 Hyper 的情況下，則是透過探針的彈力，跟 IC 接觸下來時的彈簧力讓它導通。 這個材料本身有自製也有外購。 **追問：外購的廠商是日本還是其他國家？比重大概怎樣？** 孫博士：目前還在很前期的階段。Elastomer 最早起源是來自日本，接下來才 spin off 到韓國。現在全世界美國也有，大陸也有。對穎崴來講，我們就是 qualify 我們所需要的規格。 --- ### Q2（高盛證券 Evely）：Die-level test 是 socket-based 還是 probe card-based？ **提問全文：** 剛剛介紹的 die-level test 主要是 socket-based 的 testing，有沒有看到用類似 probe card test 的方式？特別是在 insertion 2 完之後、切完的 die 這個階段。 **孫博士回答：** 在 wafer level 上面是 prober-based。整個 EPIC wafer 會在 prober 上，electrical 的 probe 在上方，optical 的部分在下方。 如果是 die 的部分，你切下來變成一顆 die，就會變成有點像 socket 原本的測試方法：把切好的 die 放到 socket 裡面，下方就是探針，上方就是 optical 的 probe。這個部分基本上是在 insertion 3。 你說用 prober 去做 die-level 的測試不是不行，但你的 electrical 的部分要先考量——你的探針要放在哪邊，optical 要放在哪邊，而且是在 die level 的情況下，不是在 wafer 上面。大家的目的也很明確，就是要讓它量產，想辦法用自動化去做量產的動作。所以我用那幾頁去說明「上電下光」跟「上光下電」的架構差異，希望讓大家理解每個 vendor 在講的東西的差異性。 **追問：Glass substrate 是否比較有優勢？除了 glass 之外有沒有其他材質在討論？** 孫博士：很多材質都在討論，但 glass 應該是目前最有機會量產的。你們可以想想看，在 substrate 製程裡面就有很多種不同的材質，glass 是其中一種。它最有機會被拿來變成未來量產的方案，因為搭配了我們之前在 panel 上面應用的經驗。Panel 上面本來就有電鍍製程、鑽孔製程，所以怎麼把它沿用到 semiconductor 這一塊，這是為什麼大家覺得它最有機會——因為我們之前已經做過了。 但大家要考量到一個點：thermal expansion mismatch。如果 mismatch 了，就會造成 warpage。每一個製程都有溫度，都有不同材質下的熱膨脹係數差異。你一旦換了 core，整個 package 的 warpage 是不是能被有效抑制，這是除了材質之外很重要的因素。 剛剛提到的結構強度、電氣特性、光的特質，現在看起來玻璃各項指標都是好的，但怎麼讓它量產，就是花時間趕快把它做出來。 **再追問：目前 socket 的解法走 Hyper Socket 這種 hybrid model，有沒有看到其他同業有其他的 technology roadmap？** 孫博士：目前我們看到應該就是 Liquid Cooling，直接在原本的傳統 socket 上導入 liquid。但我們想要強調的一點是，Hyper 對於接觸的穩定性有獨特的地方，因為你不是用單點或少數幾個點做接觸，你是一個面的接觸。 導入 liquid 是一個 long-term development，但降低接觸電阻、增加接觸穩定性，是我們現在就可以做的事。所以以 long-term 來講，Liquid Cooling 會是一個方案，但從現況到 Liquid Cooling 真正成熟之前，Hyper 就是我們的主要方法。市場上目前看到的最主要是直接用 Liquid Cooling 在 socket 上面，但不是 Hyper 這種結構，所以我們有不同的優勢。 --- ### Q3（花旗證券研究員 Michael）：Hyper Socket 的競爭護城河是什麼？ **提問全文：** 有一些全球廠商在 Elastomer 或 Pogo Pin 的材質上面也都有著墨，那穎崴開發 Hyper Socket 這種複合性架構，技術上的護城河是什麼？如何防止其他全球對手也切入這樣的設計？ **孫博士回答：** 我們佈局了大概兩年多在專利上。從我們開始有這樣的專利發想，到真正比較大規模跟市場溝通是在去年，但我們大概在兩年前就已經開始佈局這些專利，到今年已經收回了不少專利。 你如果是在單點——包含 Elastomer 的材質優化、探針的材質優化、結構的優化——其實你在做的事情還是單點的優化。但我們也都可以把這些優點放進 Hyper 裡面讓它變得更好。所以我們想要訴求的重點是：接觸的穩定性。透過 Elastomer 去跟針、錫球、PCB 接觸，接觸性變好之後，可以有效降低接觸阻抗跟提高耐電流。這才是我們的初衷。 **追問：Hyper Liquid Socket 實際上怎麼在 socket 裡面導入液冷？需要周邊設備如 Handler 配合嗎？** 孫博士：這個 liquid 就是非導電液，我們稱為工程液體。各位這兩三年常聽到 Immersion Cooling，在 server 裡面直接把它泡進去，那個液體其實像是一樣的液體。 第二個，你要怎麼 supply 這個液體到 socket 裡面，我們需要跟 handler 廠商合作。穎崴的好朋友們實際上都是我們的 co-worker model——大家回去看簡報裡面「穎崴好朋友」那一頁就知道了。 --- ### Q4（匿名提問者）：Optical Socket 跟 Electrical Socket 在設計和穎崴的優勢上有什麼不同？ **孫博士回答：** 大家先有一個觀念：Socket 裡面是探針，探針只可以傳遞電流訊號。光的訊號都是由 FAU（也就是 Fiber）做傳遞。 所以 Fiber 怎麼跟你的 die 接近？透過幾種不同的 alignment 機構。第一個動作是 socket 要讓位： - 如果是 **Edge Coupling**：光從 Optical Engine 側邊進去，所以你必須從側邊讓位，讓光纖透過 alignment jig 往內去鎖，接近 OE 的側面 - 如果是 **Grating Coupling**：光從上方進去，socket 的壓塊設計上要讓位，讓光纖可以從上方過來 核心觀念是：光怎麼進來，socket 就怎麼讓位。 **追問：最後投影片提到在 Interposer 上面的 Socket，可以補充說明嗎？** 孫博士：你可以看到在 Substrate 上面會有測試的點位，每一個點位跟接頭的設計有關。每一個 EIC 或 Connector 上面，它會有不同的 Pad 排布，這些排布的訊號在 Package 的正上方。你的 socket 就必須直接站在那上面。 做法是設計一個 Top Socket，有點像我們的 chuck，先放一個底部 socket，然後把 package 放進去，再把 Top Socket 下來做壓合。這就是 Double-Sided Probing 的概念。 一旦你的 package 從原本的先進封裝（高速訊號走下方）進入到 CPO 或 CPC 的封裝，上方的這些 Pad 都必須經過測試。所以： - 原本的 socket 可能只有一顆（底部） - 現在底下一顆，上面就看你有幾個 Connector 或幾個 Optical Engine，再乘上 socket 的數量 「還是一個老話：socket 只測電。光的部分都是在 Optical Engine、Connector 上面。Connector 通常需要一個 interposer 再做一個轉接，因為一般的 connector 非常難用探針去對接，所以如果要把 connector 跟 socket 結合，還要再經過一個小轉板去做設計。」 --- ## 結語（陳紹坤 執行副總） 陳副總上台總結時說：「真的很難。從剛剛提問來看，大部分還是圍繞在 socket，對 CPO 的提問反而比較少。不過沒關係。」 「2026 年今天就是一個 CPO 的元年了。透過孫博士的演說，我們花了很多時間盡量讓大家清楚 CPO 將來的整個生態。希望今天的演講對大家可以帶來實質上對 CPO 的了解，甚至將來在投資上不要盲目投資，真正看到誰才是真正的 CPO 推手。」 「穎崴科技已經跟全球的大廠，從 2019 年就開始在北美跟客戶一直 co-work 到現在。簡報裡面很多重要客戶的名字都秀在上面了，這些都是我們 day to day 經常在一起 co-work 的夥伴。現在正進入緊鑼密鼓的時候，剛開始會有些小量的生產，我相信後面一定會帶出來非常好的成績。」 「現在全球所有只要做 CPO 的客人，只要想到要用 socket，就想到 6515 就對了。」 --- ## 投資觀察 幾個值得關注的重點： 1. **標準化是量產的前提**：NVIDIA 用 MRM 推 Spectrum-X CPO Switch 的標準化，是兩年來第一個正面訊號。沒有標準化就沒有量產，沒有量產就沒有穎崴的 socket 訂單爆發。 2. **Pin count 成長 → ASP 提升**：從現在的數千根到未來的 50,000 根，穎崴的 ASP 有巨大上升空間。 3. **Hyper Socket 是護城河**：結合 Spring Probe + Elastomer 的專利佈局，競爭者難以複製，且 Elastomer 是耗材（recurring revenue）。 4. **CPC 是短期過渡，CPO 是長期主流**：兩者共存，穎崴兩邊都吃得到，因為不論 CPC 或 CPO 都需要雙面測試 socket。 5. **玻璃基板會改變遊戲規則**：影響機械、電氣、光學三個維度，穎崴需要提前布局。 6. **功耗是根本驅動力**：4,000W → 8,000W → 15,000W，電的傳輸已到極限，光是唯一出路，CPO 不是選項而是必然。 --- *本文根據穎崴科技 2026 年 5 月 14 日 CPO 技術論壇之 Whisper 逐字稿校訂整理，僅供參考。*