Introduction [name=峻豪] 這邊文件的重點主要在於記錄一些學習資源、useful links，和一些筆記 不過，筆記的部分會相對零散，較沒有主題性。因為我主要想記錄一些我自己認為特別或是好用，但是平常沒有用過的方法 & 語法，所以筆記應該是對 Chisel 有基本概念的人比較適合閱讀 Useful links and resources For Chisel and ScalaOfficial DocumentationChisel/FIRRTL Hardware Compiler Framework Chisel3 ChiselTest Treadle

一般我們在測試編寫的電路行為是否正確的時候，可能會直接寫好 testbench 之後，然後執行，再看輸出或者是 Wave form 來判斷電路行為是否符合預期 但是在 Chisel compilation 的過程中，有時後會遇到一些非常難以判斷問題到底出在哪裡的 error message。以下舉個例子 Example 上圖是 HW5 中，ALU 的設計（ALU.scala），而其中節錄的是一個 MuxLookup 的部份內容 在 Chisel 中，如果要利用 MuxLookup 來 assign 某些訊號的話，是不允許候選訊號中有不同的 Dtype，所以在上面的例子中，本來應該所有的候選訊號都要是 UInt 這個 Dtype，但是我故意把其中一個改成 SInt，使其在 Compilation 的過程中出現錯誤 但是我們分別利用兩種不同的方式去執行

Main contributer [name=Haouo] 主要整理一些關於 Git 和 Github 的基礎用法 :::info 如果內容有任何錯誤需要更正，或是想要新增一些東西 都非常歡迎！ :::