---
# System prepended metadata

title: MOSFET的C-V特性

---

# MOSCAP的C-V特性
> [name=CH Liu] 
#### <font color="#f009"> 若無特別提及，本篇文章討論的MOSFET皆為p-type為基板的Enhancement mode的NMOS </font>。
---
## 引言
要了解MOSFET元件的特性就必須要先了解MOSCAP，此結構為MOSFET至關重要的一部份，將有助於我們了解半導體、氧化物以及兩者接面的特性。本文章將介紹MOSCAP的C-V特性(C~ox~、C~min~)，並且深入探討C<sub>FB</sub>並引進德拜長度(Debye lebgth)的觀念與推導，C-V的頻率效應。
<!-- 以及C-V的量測技術之應用等。 -->

---

## 理想的MOSCAP C-V特性

MOSCAP的電容量測為一直流電(DC)疊加上一交流電(AC)，因此整體電壓降為 V = V~DC~ + V~AC~，由於交流電的特性整體電壓會有隨時間變化的特性，由普通物理學可知，C = dQ/dV，因此整體的電容量不但會有V~AC~的貢獻也會有V~DC~貢獻。


### MOS主要操作模式與電容的關係

根據外部的電壓操作，MOS會有主要四種操作模式，分別為累積(Accumulation)，平帶(Flat Band)，空乏(Depletion)，反轉(Inversion)。這幾種操作模式都會影響MOS能帶以及charge的分布情形，也因此會影響MOS的C-V特性。

* **累積模式**: 於NMOS外加上稍大的負電壓，會使能帶如同表一彎曲，此外也會有一層電洞的累積層存在於半導體表面，與之相對的電容的另一板也有電子的存在，當外部電壓有dV的變化時，其兩板上的charge也會有dQ的變化。因此可知於此操作模式下主要的電容共獻皆來自於氧化層，故可得 
$$
C'_{\text{acc}} = C_{\text{ox}} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}}} \tag{1}
$$



* **平帶模式**: 於[1]的參考文獻僅給出公式並無推導等相關訊息，公式如(2)，然而本文章會於下方做進一步的討論。
$$
C'_{\text{FB}} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}} + \left(\frac{\varepsilon_{\text{ox}}}{\varepsilon_{\text{s}}}\right) x_d} \tag{2}
$$





* **空乏模式**:  於NMOS外加上正電壓，會使n+ ploy gate 與p-type半導體，處於逆偏壓的情形，因此若正偏壓愈來越正，因此會導致半導體出現更寬的Space Charge Reigon(SCR)，此時的電賀分布如同表一所示，因此整個電容的成分，也會有SCR的貢獻，因此整體的電容為，C~ox~與C'~SD~去做串連，故可得
$$
\frac{1}{C'_{\text{depl}}} = \frac{1}{C_{\text{ox}}} + \frac{1}{C'_{\text{SD}}} \tag {2}
$$
由於 C = εA/d，因此可知，C~ox~ = ε<sub>ox</sub> / t<sub>ox</sub> 且 C'~SD~ = ε<sub>s</sub> / x<sub>d</sub>，所以
$$
C'_{\text{depl}} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}} + \left(\frac{\varepsilon_{\text{ox}}}{\varepsilon_{\text{s}}}\right) x_d} \tag{3}
$$
然而當外部電壓等於V~TH~的時候，因此也為SCR為具有最大寬度的時候，因此也為具有最小電容值的時候，故
$$
C'_{\text{min}} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}} + \left(\frac{\varepsilon_{\text{ox}}}{\varepsilon_{\text{s}}}\right) x_{dT}} \tag{4}
$$


* **反轉模式**: 當外部偏壓足夠大，導致反轉層形成，於理想情況下此反轉層的電荷也會隨著外部偏壓改變而改變，而SCR的寬度則不後再受到改變，因此，電容的貢獻僅有來自氧化物，故

$$
C'_{\text{inv}} = C_{\text{ox}} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}} } \tag{4}
$$

最後我們可由圖一的圖表來了解MOSCAP理想的低頻率C-V特性曲線圖。









![MOS,acc,depl,inv(band & chagre),neaman](https://hackmd.io/_uploads/SJHaEy1EJe.png)
<center>表一. MOS的三種操作模式其能帶圖與載子分布圖 [1] </center>

<br>

<br>

![MOS C_V curve _ Ideal Low freq.](https://hackmd.io/_uploads/B1fl54yEyg.png)
<center>圖一. 理想低頻條件下的C-V特性曲線 [1] </center>


<!-- ![ MOS C_V curve ](https://hackmd.io/_uploads/HJuipXy4yl.png)
圖一
 -->
<!-- 並且此壓降會跨於MOSCAP的Gate及Body -->


---
## 影響MOSCAP C-V的效應 
有許多的效應及非理想因素所導致MOSCAP的C-V特性受到改變，在此將討論頻率效應、氧化層固定電荷(oxide fixed charge)及介面能態(interface state)。

### 頻率效應
C-V的量測手法為DC+AC的電壓input，若AC的頻率極高也將會導致C-V的特性曲線有所變化，最主要受到的反轉模式時的電容，回顧於上述的討論為低頻的情況，反轉層的電荷也會隨著外部偏壓改變而改變，而SCR的寬度則不後再受到改變，因此，電容的貢獻僅有來自氧化物，然而於高頻狀況下，如圖二(a)反轉層的電荷將跟不上外部的AC訊號變化，但於SCR的內部電荷會有微小的變化，如圖二(b)因此於高頻情況下C'~min~會延續，所以
$$
C'_{\text{inv(high freq.)}} = C'_{\text{min(high freq.)}} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}} + \left(\frac{\varepsilon_{\text{ox}}}{\varepsilon_{\text{s}}}\right) x_{dT}} \tag{4}
$$
為何說反轉層無法跟上外部頻率的變化，此時就必須得討論改變反轉層內部電荷的兩種來源:
*  產生電流(generation current) : 少數載子電子由P型的基板跨越SCR擴散而來，此機制與逆偏PN接面產生擴散飽和電流相同。機制所導致的電流為產生電流，於逆偏所擴大的SCR中，因為載子無法跨過q(V~bi~+V~R~)的巨大位能障，因此無法形成電流，因此基本上SCR中電子電動的濃度幾乎為零，但事實上並非如此，電子電洞會被陷阱能階所產生，試圖想讓整個系統回到熱平衡的情形，所產生電子電洞會因為電廠的因素被排出SCR中造成電流，此電流就是產生電流。
*  溫度效應: 此種來源源自於，SCR因為溫度的影響所產生電子電洞對。

此兩種機制都會受到少數載子的產生-結合時間(generation – recombination times)所影響，於Si中大約為100 μs，高頻的量測大約為100MHz，因此反轉層的載子濃度無法跟上頻率的變化。於上述所說於高頻時有提及，載子的變化會發生於SCR中，原因為與少數載子所受的產生-結合時間限制不同，多數載子的響應時間為介電層釋放時間(dielectric relaxation time)，其公式如下，
$$
\tau_D = \rho \epsilon
$$
其中，ρ是材料的電阻率，ϵ是材料的介電常數，τ~D~可以理解為微觀尺度下的RC時間常數，於Si中dielectric relaxation time，此一數值約為10^-13^s因此跟得上高頻的變化。

![圖二 high freq. C-V and charge](https://hackmd.io/_uploads/rJXM6mxE1l.png)
<center>圖二. (a)高頻條件下的載子分布圖 (b)高低頻下的C-V特性曲線 [1] </center>
<br>

### 氧化層固定電荷(oxide fixed charge)
上述所提的C-V曲線除了受到頻率的影響外，還會受到各種不同非理想電荷或能態的存在，其中包括於氧化層固定電荷(oxide fix charge)，其來由於在Si加熱形成SiO~2~的過程中，由於Si原子會因為加熱的途中，與體內的Si斷裂產生懸浮鍵(dangling bond)，因此於部分氧化層中會有正的淨電荷密度，故也會影響平帶電壓(V~FB~)和臨界電壓(V~TH~)，然而於C-V圖的表現上，則會導致C-V左移(可以理解成，這個氧化層固定電荷而外的提供了正的電壓，因此外部所需的電壓就不用這麼大，因此C-V的V就可以小一點，故往左邊移動，若電荷密度越大則左移的更為嚴重)，因此受到氧化層固定電荷的C-V曲線如圖三所示。

![圖三 QSS C-V](https://hackmd.io/_uploads/HyEZ-BxVJg.png)
<center>圖三. 受到氧化層固定電荷的高頻C-V曲線圖 [1] </center>


<br>

### 介面能態(interface state)
能帶理論的原由可由科尼-潘尼模型(Kronig-Penny model)出發，並且帶入薛丁格方程式，然而其位能項使用了布羅克(Bloch)的數學理論，其數學理論建立於晶格具有無限大且完美的周期，最終可以得出禁止能帶(Forbidden energy band)也就是能隙的觀念，然而於現實的生活並無無限大的晶格，因此使得完美的周期的條件被破壞，因此於能隙中就有可能出現被允許的能階這些能階則稱為，介面能態(interface states)。
如圖四(a)所示發生源位置於半導體與氧化物的接面，interface states可處於E~c~與E~v~之間，且有趣的是它會是外部電壓函數，這與前面所提的oxide fixed charge不同。於圖四(b)中熱平衡的條件下於並無能帶彎曲，E~Fi~約位於能隙正中央，上方的是所存在的是acceptor states，下方為donor states，觀察圖五右方能帶圖，外部電壓之介面能態的能帶圖，仔細觀察E~F~和E~Fi~之間的能態，並比對圖四(b)熱平衡能帶圖。當施加負偏壓時(圖五右半A)，會導致整體能帶上彎曲，此時的interface states是帶有正電的，當施加一定的正偏壓(圖五右半B)會導致E~F~和E~Fi~重疊，此條件稱為中隙(midgap)，此時的interface states為電中性的，當偏壓至V~TH~時，interface states是帶有負電的。**故可得以下interface states為外部電壓的函數當施加負偏壓時貢獻負電荷，施加一定正偏壓條件下為midgap時，則無貢獻，施加正偏壓至V~TH~貢獻正電荷。** 
並由上述結論可得出圖五左半部的高頻率C-V圖，虛線為受到interface states的C-V特性曲線，實線為理想上的，可看到平帶左移，臨界右移，根據上述的結論可知，**會使負的電壓條件(V~FB~)更負，而正的電壓條件(V~TH~)更正**，並可觀察到實線及虛線之間有交會點，此點即為midgap條件，因位此時的interface states為電中性並無貢獻，


![圖四 (a)不同種類的電荷效應及其發生的位置[2]](https://hackmd.io/_uploads/BJq0ESeN1e.png)
<center>圖四 (a)不同種類的電荷效應及其發生的位置 [2]  (b)interface state 能帶圖 [1] </center>

<br>

![圖五 infacer state](https://hackmd.io/_uploads/H1T4AdeVJl.png)

<center>圖五 考慮interface state的高頻C-V圖 及 與外部偏壓相關的interface state 能帶圖 [1] </center>

<br>

<!-- ![圖六 HF and LF infacer state ](https://hackmd.io/_uploads/HkeMf9gNJg.png) -->





    
---
## V~FB~ 探討  (Debye length) 
在先前僅有給出V~FB~的數學公式，並無多做討論，此部分將會詳細的進行討論，在討論V~FB~之前，需要先引入德拜長度(Debye lebgth)的觀念與推導。
考慮PN接面的一維帕松方程式(Poisson Equation)，
$$
\frac{d^2 \phi(x)}{dx^2} = -\frac{dE(x)}{dx}= -\frac{\rho(x)}{\epsilon} = -\frac{q}{\epsilon}[ p(x)-n(x)+N^+_D(x)-N^-_A] \tag{5}
$$
由帕松方程式可知摻雜濃度的改變會使得電場及potential的改變，若考慮一P型(N~D~ dope)的半導體，且他的摻雜濃度不均勻，於一非常小尺度變化，此時的摻雜濃度就會與位置相關，如圖六所示，但其能帶卻不會依照著摻雜濃度的改變而立即變化，由式(5)可知，電場的微分必須為有限值，否則半導體內部就會有無限大的電場，這代表電場必須一平滑且連續的曲線，因此半導體內部的載子就會自動去擴散來抹消這個濃度驟變所帶來的電場，然而此擴散距離或長度即稱為德拜長度(Debye length)。考慮圖六的模型，N~D~(x)可被表示為，
$$
N_D(x) = N_D+{\Delta N_D} \tag{6}
$$
由半導體物理又可知帶有負電之電子，電場與potential的關係為E = -eϕ，故可得
$$
\frac{d^2 \phi(x)}{dx^2} = -\frac{q}{\epsilon_s} \left[ N_D + \Delta N_D - n_i \exp \left( \frac{q(\phi_{fi} - \phi_f)}{kT} \right) \right] \tag{7}
$$
然而於圖六的左方無限遠處的濃度依然為N~D~故可以寫出與intrinsic fermi level (ϕ~fi~)與 fermi level (ϕ~f~)的差為，
$$
\phi_{fi}(x=-∞)-\phi_f= \frac{kT}{q}ln(\frac{N_D}{n_i}) \tag{8}
$$
並令ϕ~fi~(x)= ϕ~fi0~+Δϕ~fi~(x)，故可得，
$$
\frac{d^2 \Delta \phi_{fi}(x)}{dx^2} = -\frac{q}{\epsilon_s} \left[ N_D + \Delta N_D - n_i \exp \left(\frac{q(\phi_{fi0} - \phi_f)}{kT} \right)\exp (\frac{q\Delta \phi_{fi}}{kT}) \right] \tag{9}
$$
比對式(8)及式(9)最後項前面n~i~exp(...)的部分，即為N~D~，對最後面的具有Δϕ~fi~的exp進行在原點的泰勒展開，並取其前面兩項
$$
\frac{d^2 \Delta \phi_{fi}(x)}{dx^2} = -\frac{q}{\epsilon_s} \left[ N_D + \Delta N_D - N_D \left(1 + \frac{q}{kT} \right) \Delta \phi_{fi} \right] \tag{10}
$$
整理後可得，
$$
\frac{d^2 \left( \Delta \phi_{fi} \right)}{dx^2} - \frac{q^2 N_D}{\epsilon_{s} k T} \Delta \phi_{fi} = -\frac{q}{\epsilon_{s}} \Delta N_D \tag{11}
$$
並可得出式(11)為二階的常微分方程式，y''+ y/(L~D~)^2^ = constant，y  = exp(x/L~D~)+ exp(-x/L~D~)，於此L~D~即為得拜長度，
$$
L_D ＝ \sqrt{\frac{\epsilon_{s} k T}{q^2 N_Ｄ}}　
\tag {12}
$$
於參考文獻[3]所給出得拜長度其物理意義為"Physically, this means that it takes a distance on the order of L~D~ for the silicon bands to follow an abrupt spatial change in doping concentration."　翻譯年糕: "從物理角度來看，這意味著矽帶結構需要大約𝐿~D~的距離來跟隨摻雜濃度的突變。"
於參考文獻[2]給出C~FB~即為C~debye~串聯C~ox~，其中
$$
C_{debye} ＝ \frac{\epsilon_{s}}{L_Ｄ}
\tag {12}
$$
故C~FB~為
$$
C_{FB} = \frac{\varepsilon_{\text{ox}}}{t_{\text{ox}} + \left(\frac{\varepsilon_{\text{ox}}}{\varepsilon_{\text{s}}}\right) L_D}
\tag {13}
$$
將L~D~之數學行事代入上式即可得式(2)。
然而為何，C~FB~與𝐿~D~有何關係呢?筆者未找到相關的文獻說明此事，筆者認為，理想上V~FB~=ϕ~ms~，但如今外部C-V量測除了DC外也有AC因此會造成充放電，因此半導體端的載子分布就可能有不均勻，故為了屏蔽這個電場，載子就需要擴散L~D~的長度來抹消這個電場。





![image](https://hackmd.io/_uploads/S15eihW4yl.png)
<center>圖六 摻雜濃度突變示意圖 </center>


---
參考文獻

[1]Donald A. Neamen et al., "Semiconductor Physics and Devices Basic Principles Fourth Edition", 2012
[2]Ben G. Streetman et al., "Solid State Electronic Devices Seventh Edition Gobal Edtion Solid State", 2016 
[3]Yuan Taur et al.,"Fundamentals of Modern VLSI Devices Three Edition", 2022 



<!-- ---
## CV 量測 -->