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title: MOSFET的短通道效應 (Short channel effect)

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MOSFET的短通道效應 (Short channel effect)
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#### 本篇文章將介紹影響MOSFET短通道效應，受到短通道影響元件的特性有很多讀者可參考 - [此篇文章](https://semiengineering.com/knowledge_centers/manufacturing/process/issues/short-channel-effects/)。本文將討論Drain-induced barrier lowering (DIBL)，Channel length modulation，Threshold voltage roll-off， “Off-state” leakage current，Gate Induced Drain Leakage (GIDL)。

#### <font color="#f009"> 若無特別提及，本篇文章討論的MOSFET皆為p-type為基板的Enhancement mode的NMOS </font>。


#### 若有任何問題，歡迎下方留言討論~~
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## 短通道效應 Short Channel Effect
短通道效應為一個集合名詞，指的是元件因通道長度過短而引發的各種影響，導致其實際特性與設計預期不同。通道的位置可參考下方圖一，於紅色虛線矩形的位置。

![圖一，短通道效應 Short Channel Effect，Neaman](https://hackmd.io/_uploads/rJDnyIQmJe.png)
<center>圖一. 於反轉模式下的NMOS的剖面圖，其中以紅色虛線矩形表示通道(channel) [1]</center>



<!-- ![圖二，短通道效應 Short Channel Effect，streetman](https://hackmd.io/_uploads/B1VpWU77ke.png)
圖二. 短通道效應示意圖，如 hot carrier generation，[2]
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## 通道長度調變效應 Channel Length Modulation
有多種用來解釋通道長度調變效應的模型，筆者在此討論僅討論一種，對其他種類有興趣的讀者可參考[林鴻文教授的影片](https://www.youtube.com/watch?v=Jlwiud0k3Y4&t=824s)。當NMOS操作於飽和區時，外部的電壓為V~GS~>0, V~DS~>=V~DS~(sat)。此時仔細觀察於drain端與body之間的偏壓關係，n+的drain為高電壓，body為p-type且接地，因此body相對drain為低電壓，因此可知drain與body處於逆向偏壓的狀態，兩個端點間的空乏區會擴張，進而擠壓到channel的長度，導致通道長度縮短，此效應即稱為通道長度調變效應。通道長度與MOS的電流為倒數關係因此當通道長度調變效應越嚴重MOS的電流會更大。

![圖二. 通道長度調變效應 Channel Length Modulation，Neaman](https://hackmd.io/_uploads/S1f6QL7Q1x.png)
<center>圖二. 受到Channel Length Modulation所影響的NMOS剖面圖 [1]</center>


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![圖三. 通道長度調變效應IV，Neaman](https://hackmd.io/_uploads/rkxMnL77Jg.png)
<center>圖三. 受到Channel Length Modulation所影響的IV特性曲線[1]</center>

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## 汲極感應位障降低 Drain Induced Barrier Lowering (DIBL)
如圖四所示，當V~D~逐漸提升時，會拉低Drain端的conduction band edge (space charge region)被拉低(與此同時，drain與body之間的逆向偏壓也會增強，導致drain與body的SCR擴大)，由於MOSFET本身通道就很短，因此除了拉低drain外，也會拉低channel-source的barrier，這就是所謂的汲極感應位障降低。

再次強調，DIBL所導致的結果為降低channel-source的barrier，因此電子容易跨過降低的barrier流到drain，造成汲極漏電流，此時閘極將無法關閉該漏電流。




![圖四. DIBL，streetman](https://hackmd.io/_uploads/r1V_lSN7ye.png)
<center>圖四. DIBL示意圖[2]</center>


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<!-- ![image](https://hackmd.io/_uploads/SkSky8Nm1x.png) -->
## 閘極感應汲極漏電流 Gate Induced Drain Leakage (GIDL)
GIDL與前面幾種短通道效應不同的是，他的起源是來自於製程上的因素。如下方圖五所示，GIDL發生自源自於gate與drian的overlap所造成的效應。
當gate與drian的overlap時，V~D~>0且V~G~<=0時，gate為n+的poly Si，drain為n+，但gate為degenerate dope因此，gate的Fermi level會比drain的Fermi level來的更高，因此drain的n-type會比gate更偏向p-type的性質。整合上述的偏壓條件及能帶結構後可得下方圖六(a)的結果，且若V~G~夠負導致能帶彎曲大於Si的bandgap，此時drain的位於valance band的電子就有機會穿隧到conduction band，形成穿隧電流，此種由能帶之間的載子穿隧現象就稱為Band to Band Tunneling (BTBT)。



![圖五. GIDL示意圖，CHEN et al.: ANALYTIC THREE-TERMINAL BAND-TO-BAND TUNNELING MODEL](https://hackmd.io/_uploads/ryohSIVXke.png)
<center>圖五. GIDL示意圖 [3]</center> 

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![圖六. GIDL 能帶示意圖，Gate-Induced-Drain-Leakage Current in 45-nm CMOS Technology](https://hackmd.io/_uploads/HyGOYDVmJe.png)
<center>圖六. GIDL的所誘導的穿隧能帶示意圖 [4]</center>



<!-- ![image](https://hackmd.io/_uploads/H1LW5wNXJl.png) -->

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## 臨界電壓修正 Threshold voltage roll-off (Short Channel Effect and Narrow Channel Effect)
- 短通道的臨界電壓修正: 
臨界電壓的公式為 V~TH~ = V~FB~ + 2φ~fp~ + (|Q'~SD~(max)|-Q'~ss~)(t~ox~/ ε~ox~)，其中V~FB~為平帶電壓，2φ~fp~為反轉點，最後一項由oxide所控制的電荷，然而由於短通道效應的影響，使得此項需要被修正。由圖七所示，可觀察到Drain與Source各自與body之間皆會有空乏區的形成，且空乏區會延伸至channel並擠壓，因此導致有部分body電荷不在僅受到gate控制，因此也可說是受到gate控制的電荷變少，故會導致V~TH~往負方向平移。

- 窄通道的臨界電壓修正:
讓我們換個角度去觀察MOSFET剖面圖，如下方圖八所示，在通道的寬度兩側皆有額外的空乏區的形成，此額外的電荷需要由gate所控制，因此會導致V~TH~往正的方向平移。



![圖七. Charge sharing in the 
short-channel threshold voltage model，neaman](https://hackmd.io/_uploads/B1ajvsVXJl.png)
<center>圖七. NMOS短通道效應示意圖 [1]</center>

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![圖八. Cross section of an 
n-channel MOSFET showing the depletion ，neaman](https://hackmd.io/_uploads/r130Cs4Q1g.png)
<center>圖八. NMOS窄通道效應示意圖 [1]</center>

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![圖九. V~TH~ roll-off 示意圖，streetman](https://hackmd.io/_uploads/SkJgBhN7Je.png)
<center>圖九. V<sub>TH</sub> roll-off 示意圖 [2]</center>



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## 參考文獻

[1]Donald A. Neamen et al., "Semiconductor Physics and Devices Basic Principles Fourth Edition", 2012
[2]Ben G. Streetman et al., "Solid State Electronic Devices Seventh Edition Gobal Edtion Solid State", 2016 
[3]Ja-Hao Chen et al., "An analytic three-terminal band-to-band tunneling model on GIDL in MOSFET," IEEE Transactions on Electron Devices, 48, 7, pp. 1400-1405, July 2001 [LinK](https://ieeexplore.ieee.org/document/930658)
[4]X. Yuan et al., "Gate-Induced-Drain-Leakage Current in 45-nm CMOS Technology," in IEEE Transactions on Device and Materials Reliability, 8, 3, pp. 501-508, Sept. 2008 [Link](https://ieeexplore.ieee.org/document/4655595)