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# System prepended metadata

title: 栓鎖效應 (latch-up)

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<!-- #  靜電放電  Electrostatic Discharge (ESD) 
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<!-- ## 何謂ESD 
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# 栓鎖效應 (lacth-up)
栓鎖效應，為在靜電放電(Electrostatic Discharge，ESD)領域中非常重要的議題。本文將以仔細回顧栓鎖效應，包含成因，觸發後的結果，以及解決方法。


 
 
## CMOS製程
 CMOS製程，顧名思義是將PMOS與NMOS集成一起於同一個基板(subtrate)上，實現方法，如圖一所示可由N型井(n-well)，P型井(p-well)，雙井(twin well)，等不同製程方法。仔細觀察以上三種不同結構，都可以發現到有許多寄生元件產生，例如Source/Drain (S/D)與基板或是井之間的PN接面形成二極體的結構，抑或是S/D、井與基板所形成的PNP或是NPN的BJT結構都會造成非理想效應。
![image](https://hackmd.io/_uploads/rkalU6Bgbe.png)
<center>圖一. CMOS剖面圖。(a)P-well製程，(b)N-well製程，(c)twin well製程[1]</center>

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## 寄生矽控整流器(Silicon-Controlled Rectifier, SCR)與栓鎖效應 (lacth-up)
矽控整流器為P-N-P-N四層接面所組成之元件，可使用於電源控制應用中，然而此結構卻也會出現於CMOS製程當中，當ESD事件觸發時，就會導致latch up發生，發生可靠度問題。



![image](https://hackmd.io/_uploads/rJ2JdSwg-l.png)
<center>圖二. (a)形成SCR寄生PNPN結構，(b)寄生PNPN結構等校為兩個互相couple的BJT [1]</center>

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以圖二為例，為一P-subtrate N-well製程，在N-well也就PMOS的區塊中，Source/Drain(P-type)、N-well(N-type)與基板(P-type)形成一寄生的PNP的BJT；觀察右半邊NMOS所在區塊，Source/Drain(N-type)、基板(P-type)與N-well(N-type)形成一寄生的NPN的BJT。NPN與PNP的Base再與N-well與P-subtrate接到N與PMOS的body接VDD與VSS，其等校電路圖如圖三。

當外部干擾導致其中一個BJT的集極電流突然增加到一定值時，會使得BJT導通，並且會回饋至另一顆BJT，並且還會再回饋給原本被導通的BJT，使得兩顆BJT形成一個正向電流放大的迴路，此時及稱為栓鎖效應，然而持續的產生大電流可能導致元件燒壞的可靠度議題，因此有許多方法被提出來解決栓鎖效應。




![image](https://hackmd.io/_uploads/SkrUnTIeZg.png)
<center>圖三. 寄生於CMOS結構的SCR </center>


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![image](https://hackmd.io/_uploads/H1hT4SDxZl.png)
<center>圖四. 來自圖三的等校電路圖，虛線為latch-up的電流路徑</center>

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  <img src="https://hackmd.io/_uploads/S1v8SnFe-g.png" width="900">
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<center>  圖五. SCR的I-V 特性 [2] </center>



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## 解決栓鎖效應的策略
為了解決栓鎖效應，有許多方法被提出，在此分別討論在不同層次的解決方法，製程調整，製成結構，與電路等。

### 製程結構
栓鎖效應，起源自寄生的P-N-P-N結構，一個較直覺的想法是將此結構分隔開來，可以使用上STI或SOI製程，以或是兩者同使使用，缺點是較高的成本，以及考驗形成trench的蝕刻能力。


![image](https://hackmd.io/_uploads/SJPpOPPlZl.png)
<center>圖六. 使用上SOI與STI製程的CMOS剖面圖[3]</center>


### 電路 
另一種解決方法為利用電路的設計來抑止latch-up的發生，如圖X 所示。此電路由一顆 PMOS (MP1)、一組電流鏡(MN1、MN2)，以及R1與CMOS反向器(INV1)去給MP1的閘極偏壓。


當核心電路中(core devices)發生 latch-up 時，流往接地端的電流會異常增加。導致MN1連帶著電流鏡的MN2也導通，此電流延伸到R1導致在R1與INV1中有壓降產生，然而使MP1關閉，進而切斷核心電路的電源供應，使得栓鎖效應不在發生。


![image](https://hackmd.io/_uploads/HylGj2ugbx.png)
<center>圖七. 可自我抑制latchup的電路設計 [4]</center>

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## 參考文獻

[1]Donald A. Neamen et al., "Semiconductor Physics and Devices Basic Principles Fourth Edition", 2012
[2]Sanan Liang et al.,"A study of latch-up mechanisms for adjacent pins on multiple power supply circuits", 2013
[3]陽明交大電子吳添立 Tian-Li Wu NYCU WLab Youtube.,"2024 L13: Electrostatic Discharge (ESD) (1)", 2024 [Link](https://www.youtube.com/watch?v=8qv7EOoZS7o&t=4011s)
[4] J.-J. Peng et al.,"Latchup current self-stop circuit for whole chip latchup prevention in bulk CMOS integrated circuits", 2002