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# System prepended metadata

title: IC設計流程

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# 類比IC設計流程 (Custom IC Design)

##  Custom IC Design Flow示意圖 
![image](https://hackmd.io/_uploads/HJ7ZWrbpxg.png)Ref.[1]

## Schematic Capture and Circuit simulation 
Schematic建立與電路模擬是電路設計的第一個階段，並且在此階段，將執行前佈局模擬(pre-layout simulation)，來看設計的電路功能是否正確，需要使用SPICE模擬，確認它的增益(gain)、線性度(linearity)、速度(speed)、功耗(Power)等，輸出結果的波型可以使用ViVA XL Analysis window來確認，除了確認在TT的分析也需要進行其他更多更複雜的分析。可以在Cadence Virtuoso 裡使用 ADE Assembler，也可以模擬corner、Monte Carlo、PVT等等的分析，確保在IC製造完成後也能在規格內進行操作。

## Circuit Layout
接著將設計好的Schematic電路轉化為實際的電路設計，而此過程稱為layout。
如下方圖所示，最上方的電路圖為CMOS的電路，並且中間對應的圖即為CMOS的layout，最下方則為晶圓製造時，實際的剖面圖。

![image](https://hackmd.io/_uploads/H1GuYFfpgx.png)
Ref.[2]


## Circuit Physical Verification and Parasitic Extraction
完成layout設計後，為了確認layout設計的正確性與品質，因此需要進行layout的驗證，此步驟則稱之為物理驗證。此流程執行的檢查主要聚焦於設計規則檢查（Design Rule Check,DRC）與佈局對應原理圖檢查(Layout versus schematic,LVS）。

### DRC
DRC就是在幫layout檢查實際晶圓製造的製程安全距離。晶圓代工廠會訂出一套製作晶片的「安全規則」，例如線條不能太細、彼此距離不能太近，否則做出來容易短路或開路。DRC 工具（Pegasus™ Verification System）會自動檢查整個版圖，確保設計符合這些規則，目的是確保晶片做得出來，也能正常運作。

### LVS
LVS 故名思義舊式比對「Layout」與「schematic」是否相同，
LVS 工具會逐一比對「元件」和「連線」，看看是不是有哪條線接錯、少接或多接。

## Parasitic Extraction
當layout經過DRC,LVS驗證，確認設計品質後，接下來就可以使用 Quantus™ Extraction Solution 進行寄生參數萃取（Parasitic Extraction）。
在實際的晶片裡面，有許多的元件，經由金屬導線相接完成電路的功能，但晶片裡的金屬線非常細、密密麻麻，電流通過時除了主電阻電容外，金屬導線之間還會產生一些多餘的電阻、電容，這些就叫做寄生效應。
在一開始設計電路時並不會考慮這些寄生的效應，因此可以由layout上出發，利用工具去計算這些寄生元件對於晶片性能所帶來的影響，如使得晶片變慢或發熱等。


## Post-Layout Circuit Simulation and GDSII Generation

做完Parasitic Extraction後，會再跑一次模擬(post-layout simulation)，且此次模擬將會考慮Parasitic Effect對整個電路帶來的影響，且是否仍符合性能規格要求。

當post-layout simulation確認設計符合所有規格後，就表示設計已經準備好進入 tape-out，在這個階段，你可以產生 GDSII（Graphic Database System II，GDSII 是業界標準的版圖資料格式） 檔案，並將其送交給晶圓代工廠進行晶片製造。

 ## Design flow of analog and digital ICs
下圖為類比與數位IC設計的流程比對圖，可以看出是存在一些差異的。


# AMS IC vs Digital IC 設計差異對照表



| 項目 | 數位 IC (Digital IC) | 類比／混合訊號 IC (AMS IC) |
|------|--------------------|---------------------------|
| **Simulations** | 邏輯閘層級 (Gate level) | 電晶體層級 (Transistor level) |
| **Design specifications** | 較少，主要為邏輯功能 | 較多，如線性度、頻寬、增益、雜訊等 |
| **Design & synthesis flexibility** | 自動化合成流程，基於 HDL | 合成不普遍，設計耗時且依賴經驗 |
| **Structural vs functional complexity** | 結構上更複雜 | 功能上更複雜 |
| **Sensitivity to crosstalk/noise/process variations** | 較低 | 高敏感 |
| **Fault-free/faulty identification** | 容易，依賴標準 DFT | 困難，依賴規格容忍範圍 |
| **Verification** | 單一域驗證即可 | 多域驗證（時間、頻率、溫度、電壓等） |
| **Custom design** | 常用標準單元 (Standard cells) | 多為全客製或半客製設計，少用預定義單元 |
| **Process automation** | 高度自動化 | 自動化工具有限，需經驗調整 |













![image](https://hackmd.io/_uploads/HyuqWr-6xl.png)Ref.[3]




## 參考文獻 
[1] [cadence, Virtuosity: Custom IC Design Flow/Methodology – Schematic Capture and Circuit Simulation](https://community.cadence.com/cadence_blogs_8/b/cic/posts/custom-ic-design-flow-methodology-schematic-capture-and-circuit-simulation "游標顯示")


[2] [Quantum & Electron Devices, Circuits & Systems,CMOS Integrated Circuits Fabrication and Layout Design Animation](https://www.youtube.com/watch?v=8nmgOenilCE "游標顯示")


[3] [Alam, M.M. et al., Challenges and Opportunities in Analog and Mixed Signal (AMS) Integrated Circuit (IC) Security](https://link.springer.com/article/10.1007/s41635-017-0024-z#citeas "游標顯示")