# SoC Design Lab4-2

Github: https://github.com/Bromine035/SOC-lab/tree/main/lab4-2_caravel_fir

## Note

    雖然與 lab3 一樣都是 verilog FIR，但因為 lab4-1 是要接到 Caravel 的系統上去做，所以還是會與 lab3 有許多相異之處，例如小塊的 1T block RAM 要在 FIR 裡面宣告、這裡 bram11 的 port 也與 lab3 的不同因此不能使用 write 後的 output、沒有 last 的 input port 可以拿當結束判斷，因此先前在 lab3 寫的 verilog FIR 還要再修改一下才能接過來用。