# EMI 策略與故障排除指南
*電磁干擾工程實務手冊*

## 📋 目錄

- [1. 概述與設計哲學](#1-概述與設計哲學)
- [2. EMI 診斷方法論](#2-emi-診斷方法論)
- [3. 核心對策：Buck 電源 EMI 控制](#3-核心對策buck-電源-emi-控制)
- [4. PCB 佈局設計細節](#4-pcb-佈局設計細節)
- [5. 輔助優化技術](#5-輔助優化技術)
- [6. 特殊情況處理](#6-特殊情況處理)
- [7. 成本效益分析](#7-成本效益分析)
- [8. 實務檢查清單](#8-實務檢查清單)
- [9. 參考資料與延伸閱讀](#9-參考資料與延伸閱讀)

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## 1. 概述與設計哲學

### 1.1 EMI 設計的核心原則

**源頭控制勝於後期補救** - 這是 EMI 設計的根本哲學。在電路設計和 PCB 佈局階段就考慮 EMI 問題，遠比在測試階段發現問題後再想辦法補救來得有效且經濟。

### 1.2 常見誤區

❌ **錯誤做法**：依賴 EMC 工程師在黑盒子外添加各種濾波器（磁珠、LC 濾波器等）
✅ **正確做法**：從電路設計源頭和 PCB 佈局細節著手，建立系統性的 EMI 控制策略

### 1.3 效果預期

透過系統性的 EMI 設計方法，可以達到：
- **10dB 以上的噪訊降幅**
- **解決 70% 的 EMI 問題**（主要來自電源設計和地層完整性）
- **顯著降低後期測試和修正成本**

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## 2. EMI 診斷方法論

### 2.1 頻譜分析診斷法

這是科學化的 EMI 故障排除方法，避免盲目嘗試各種對策。

#### 步驟 1：識別頻譜特徵
1. 觀察測試報告中的 Fail 點頻率
2. 尋找這些頻點附近是否有等間隔的峰值
3. 計算這些等間隔峰值的頻率差

#### 步驟 2：確認諧波關係

如果頻點相減得到相近的頻率值 → 該值為干擾源的主頻
原本的 Fail 點頻率 → 主頻的諧波

#### 步驟 3：定位干擾源
根據識別出的主頻，在電路中尋找相同頻率的區塊或元件：
- 開關電源的開關頻率
- 晶振頻率及其倍頻
- PWM 控制頻率
- 數位電路的時鐘頻率

### 2.2 優先檢查策略

如果無法透過頻譜分析定位問題源，採用以下優先順序：

1. **開關式 Buck 電源位置**（最優先）
2. 晶振和時鐘電路
3. 高速數位接口
4. PWM 控制電路

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## 3. 核心對策：Buck 電源 EMI 控制

### 3.1 旁路電容的重要性

**關鍵認知**：Buck 電源的輸入旁路電容（Cin）產生的 EMI 噪訊，往往**比輸出電感器還要大**。

#### 為什麼旁路電容是 EMI 主因？
- 電流波形呈現極大的 di/dt（瞬間大幅電流變化）
- 在開關轉換瞬間承擔主要的電流供應
- 不良佈局會形成大的電流迴路面積

### 3.2 旁路電容選型策略

#### ESL vs ESR：選擇重點
- **重點選擇 ESL（等效串聯電感）最低**
- ESR（等效串聯電阻）不是主要考量因素
- ESL 決定濾波效果的深度和頻率特性

#### 電容類型比較

| 電容類型 | ESL 範圍 | 成本影響 | 應用場合 |
|---------|---------|---------|----------|
| 3端子電容 | 50~100 pH | +2元台幣 | EMI敏感電路 |
| 寬電極電容 | 50~100 pH | +2元台幣 | 高性能應用 |
| MLCC 0402 | ~250 pH | 標準 | 一般應用 |
| MLCC 0603 | ~350 pH | 標準 | 一般應用 |
| MLCC 0805 | ~500 pH | 標準 | 低頻應用 |

**選型原則**：尺寸越小 → ESL 越低 → 濾波效果越好

### 3.3 佈局優先級

旁路電容的 PCB 佈局擁有**最高優先級**，其他元件都要為其讓路：

#### 黃金法則
1. 電容必須**緊鄰電源 IC**
2. 電容兩端與 IC 之間的**迴流面積最小化**
3. 任何阻擋的電阻或電感都要**挪開擺遠**

#### 佈局檢查要點
- [ ] 電容與 IC 之間無其他元件阻擋
- [ ] 電容接地路徑最短
- [ ] 電流迴路面積最小
- [ ] 避免不必要的 Via 換層

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## 4. PCB 佈局設計細節

### 4.1 Via 寄生效應的量化分析

#### 關鍵數據
- **Via 導孔寄生電感**：約 1nH（1.6mm 板厚）
- **低 ESL 電容**：0.1~0.2nH
- **換層後總寄生電感**：約 1.2nH

#### 影響評估

精心選擇的低 ESL 電容（0.1nH）+ 一個 Via（1nH）= 總計 1.1nH
→ 低 ESL 電容的優勢幾乎完全被 Via 抵消

### 4.2 佈局對策

#### 同層設計原則
- 旁路電容盡量與電源 IC 擺在**同一側**
- 避免透過 Via 連接關鍵的濾波電容

#### 不得已需要 Via 時的對策
1. **多 Via 並聯**：降低總寄生電感
2. **電源/地 Via 靠近**：達到 PCB 製程極限間距
3. **磁場對消**：利用相反電流方向的感應磁場對消效應

### 4.3 地層完整性

**重要原則**：不要亂切地層，保持參考地層完整

- 完整的地層提供良好的電流回流路徑
- 避免形成電流迴路面積過大
- 減少共模雜訊的產生

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## 5. 輔助優化技術

### 5.1 電感選型與調整

#### 電感值計算
**避免照抄原廠 EVM**：原廠參考值通常是基於最大電流設計

正確做法：根據實際耗電情況調整電感值
目標：讓漣波比落在 20%~30%

#### 電感類型選擇
1. **一體式屏蔽電感**（如晶片電感）
2. **有方向性標示的電感**
3. **標示打點的電感**（起繞點）

#### 佈局技巧
- 將電感的標點（起繞點）靠近電源 IC 的 SW/LX 引腳
- **效果**：可降低 6dB 以上的 EMI

### 5.2 晶振驅動強度調整

#### 實施方法
在 IC 的 Xout 端串聯電阻：
- **阻值範圍**：47Ω ~ 1kΩ
- **調整原則**：用示波器觀察波形

#### 調整標準
- 消除方波信號的過沖（Overshoot）
- 避免出現帆船波形失真
- 維持足夠的驅動強度

### 5.3 接口濾波處理

#### TX/RX 線路濾波

串聯 RC 濾波：
- 電阻：100Ω ~ 1kΩ
- 電容：數十到百 pF 級

#### 調整方法
1. 用示波器觀察信號完整性
2. 調整到剛好消除過沖
3. 確保不影響信號品質

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## 6. 特殊情況處理

### 6.1 MCU 內部 PLL EMI

#### 問題特徵
- 來源：PLL 鎖相迴路內部產生
- 頻率特性：通常與系統時鐘相關
- 傳統濾波效果有限

#### 對策方法
1. **展頻技術**：Spread Spectrum 配置
2. **屏蔽罩**：物理隔離
3. **時鐘頻率調整**：避開敏感頻段

### 6.2 共模 vs 差模雜訊識別

#### 關鍵概念

RE 輻射噪訊過大 → 通常是共模雜訊，非差模雜訊

#### 濾波器件選擇

| 雜訊類型 | 有效濾波器件 | 無效/效果差 |
|---------|-------------|-------------|
| 共模雜訊 | CMCC、X2Y 電容 | 磁珠（Ferrite Bead） |
| 差模雜訊 | 磁珠、LC 濾波器 | 標準電容 |

#### X2Y 電容的優勢
- 一個元件可同時處理共模和差模雜訊
- 可取代多達 7 個傳統元件
- 匹配的電容值確保更好的濾波效果

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## 7. 成本效益分析

### 7.1 元件成本比較

#### 高性能電容成本分析
- **3端子/寬電極電容**：+2元台幣
- **效果提升**：10dB 以上噪訊抑制
- **ROI**：遠低於後期修正成本

#### 其他成本考量
- 測試時間減少
- 重新設計風險降低
- 認證通過率提升

### 7.2 策略優先級與效果

| 對策 | 實施難度 | 成本影響 | 效果評估 | 優先級 |
|------|---------|---------|----------|--------|
| Buck 電源佈局優化 | 中等 | 低 | 10dB+ | 最高 |
| 低 ESL 電容選型 | 簡單 | +2元 | 5-10dB | 高 |
| Via 優化設計 | 高 | 低 | 3-6dB | 中等 |
| 電感方向性 | 簡單 | 低 | 6dB | 中等 |
| 接口濾波 | 簡單 | 極低 | 2-5dB | 低 |

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## 8. 實務檢查清單

### 8.1 設計階段檢查

#### 電路設計
- [ ] 已識別所有開關頻率和時鐘頻率
- [ ] Buck 轉換器電感值已根據實際電流調整
- [ ] 旁路電容 ESL 規格已確認
- [ ] 晶振驅動強度已評估

#### PCB 佈局
- [ ] 旁路電容緊鄰電源 IC（最高優先級）
- [ ] 電容與 IC 之間無阻擋元件
- [ ] 盡量避免關鍵路徑的 Via 換層
- [ ] 地層保持完整，無不當切割
- [ ] 電感方向性正確（標點靠 SW/LX）

### 8.2 測試階段檢查

#### 頻譜分析
- [ ] 已完成等間隔峰值分析
- [ ] 已識別主頻和諧波關係
- [ ] 已對應到具體電路區塊

#### 波形驗證
- [ ] 晶振輸出無過沖
- [ ] TX/RX 信號品質合格
- [ ] 電源漣波在規格內

### 8.3 量測驗證標準

#### EMI 改善目標
- **Buck 電源優化**：10dB+ 改善
- **電感方向性**：6dB 改善
- **接口濾波**：2-5dB 改善

#### 信號完整性要求
- 晶振輸出：無過沖，無帆船波形
- 數位接口：眼圖符合規格
- 電源紋波：< 設計目標值

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## 9. 參考資料與延伸閱讀

### 9.1 技術文獻

#### 應用筆記
- **Analog Devices AN-139**: Power Supply Layout and EMI
- **TI SLYT682**: Reduce buck-converter EMI and voltage stress
- **TI SNVAA93**: Reducing Conducted EMI in a Buck Converter

#### 學術資源
- **IEEE Paper**: Analysis of EMI reduction methods of DC-DC buck converter
- **EMI Troubleshooting Guide**: Step by Step EMI Troubleshooting with MSO

### 9.2 專業資源

#### EMI 濾波器件
- **Johanson Dielectrics**: EMI Filter Evaluation & PCB Design Guide
- **X2Y Capacitors**: Common Mode and Differential Mode Noise Filtering

#### 測試設備
- **Tektronix**: EMI Troubleshooting with Real-Time Spectrum Analyzers
- **Rohde & Schwarz**: EMI Debugging Techniques

### 9.3 實務工具

#### 設計驗證工具
- 近場探頭（H-field/E-field）
- 頻譜分析儀
- 示波器（信號完整性驗證）

#### PCB 設計工具
- SI/PI 仿真軟體
- 3D 電磁場仿真
- Via 寄生參數計算工具