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# System prepended metadata

title: 1409B_LAB Meeting紀錄 請有相關問題或錯誤都

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1409B_LAB Meeting紀錄 請有相關問題或錯誤都可以告知

# PPT和報paper常見問題
1. title要有日期和報告人名字 like Ming-Yi Huang
2. 字的大小請你各位放大
3. 投影片都要用英文呈現
4. 報paper請做以下事情(不會就拿筆記上場)
-論述問題
-理解相關的名詞
-解釋名詞
-為什麼要解決這個問題（動機）
5. paper必須理解每個細項，這才是問題的關鍵。

讀paper小技巧:
1. 先看paper名稱
2. 摘要尋找為什麼要解決這個問題 
3. 先從"結論"開始看會知道大概是用甚麼方法解決什麼問題 
4. 去看用了什麼方法解決問題
5. 看實驗結果是否真的被有效改善

chatpdf可以幫助你看paper，直接下指令就好不用使用敬語，如果先稱讚它的話，答案會比較精準。
ex:你是一個論文研究者，給我大綱.幫我統整內容.給我五個重點.使用繁體中文回覆(需要英文就打給我英文)
https://www.chatpdf.com/

# 2023/11/14(TUE)

**建議**
1. 榮彬教授建議大家畫電路圖可以計時，以得知自己的生產速度




```cpp
最大公因數（使用輾轉相除法）
int gcd(int a, int b) 
{
    if (b == 0) 
    {
        return a;
    } 
    else 
    {
        return gcd(b, a % b);
    }
}
```

 在MAJI_XP5的 I 是什麼?
A: 就是有bar的意思  
如!(AB+BC+AC）中的驚嘆號
==**備註 :**==
電路圖下方B的Nmos可以合併 可以減少輸入訊號數量 6->5
![1](https://hackmd.io/_uploads/BJtFSXDNa.jpg)




# 2023/11/17(FRI)

**建議**
1. 之後請各位不要要報告之前的進度 要以目前的國科會進度報告。
2. 要知道自己做的電路圖名稱意思是什麼意思。
3. PIN的中心線要請修改成18的倍數要使其在M1 track上，不對的全部都要改。
※在finFlex中，M1可盡量在垂直方向上拉長。

名詞解釋:
Poly pitch 兩個poly從中心到中心的距離
![2](https://hackmd.io/_uploads/HJZcr7DNp.jpg)
Q: Pin & track & Grid routing的具體意思
A:在cell中，Pin為power或signal，用以供電及控制cell的output。track跟Grid在P&R階段是同一個意思。通常在routing階段的router會遵循某些固定路線來做繞線，這些固定路線我們稱為track或grid，所以稱為Grid routing。

**吳苡嘉報告**
進度為DHx1_fin22和DLLx1_fin22，DHx1_fin22的地方，教授建議D和CLK要修改，poly要畫寬一點，M1垂直距離要更長一點，然後可以嘗試用看看LISD來做routing。
![3](https://hackmd.io/_uploads/BybjrXPVp.jpg)


學姐本週進度ICG pin22，去了動物醫院，**學姐有養貓咪**?♥♥♥
![4](https://hackmd.io/_uploads/HJ3hrXwVT.jpg)


**湯士賢報告**
本周進度A2O1A1Lxp33_fin22和之前練習的NANDx1以及DFFHQNx1
![5](https://hackmd.io/_uploads/Sku0SQvNp.jpg)



**林孟儒學長報告**
本周進度MUX2X1，然後教授叫大家要了解自己畫的電路圖，例如:Boolean Function和Schematic。
小訣竅: 在Nmos並聯為OR，串聯為AND。Pmos則相反，並聯為AND，串聯為OR。
![5](https://hackmd.io/_uploads/S10EImD4a.jpg)
![Snipaste_2023-11-19_13-21-17](https://hackmd.io/_uploads/Hy6IjMD46.jpg)

# 2023/11/21(TUE)
會議紀錄: 楊雅竹、黃名毅

**建議**
1.最靠近左右側boundary的V0，若是只與boundary距離9奈米，要與LISD距離3奈米。因為若沒有一個統一的規範將會造成t2t的violation 。
2.之後報告PPT的PIN要用紅色標記出來，方便大家觀看。
3.少用M2，如果一定要用的話，M2的Track要對到。
4.PIN不是越長越好，太短可能會連接不到訊號，太長會過度浪費，以榮彬老師過去論文的結論而言，控制在3個pin access points是很好的選擇。在finFlex中，pin長度至多在108nm是好選擇。
5.PIN要注意有沒有在18的倍數，這樣才會在M1 track上。
6.大家要提升自己的英文能力。

# 2023/11/24(FRI)
**建議**
1. 要了解自己在做的是什麼，boolean function及Schematic都要瞭解清楚。
2. NAND2xp33，NAND2xp5在邏輯合成很常被使用。
3. layout的pin長度可以標註一下。
4. 在ppt上呈現的東西，必須要查清楚。

# 2023/11/28(TUE)

1. 之後12月中可能會需要各位手動的去做RC，其餘的部分之後有問題再商討
2. 目前正在等待批量的驗證各位的layout的DRC
3. 未來可能會需要各位想一下是否有什麼條件可以去判斷目前的layout能夠被解決，而不是之後遇到問題才做判斷。
# 2024/1/05(FRI)
1. 要學習抽lef && 建db，要盡快。
# 2024/1/16(TUE)
1. 我們的方向好像跟tsmc的方向不一樣 但仍然可以研究
![image](https://hackmd.io/_uploads/BkFrG1EFT.png)
2. 下圖為台積電finFlex的speed-area圖，可得知fin21是面積較小同時速度也較慢的library；而fin32是速度較快但面積也較大的library；fin22則是在前兩者面積與速度居中。當混合使用這三個library時，將可以在timing不緊的地方使用fin21，並且在timing緊的地方使用fin32（若要對area和speed有平衡的考量則用fin22）所以相較於右下角的NS 2fin來說，面積可以大幅減少。
![1](https://hackmd.io/_uploads/H1uDQPc5T.jpg)

3. LIG好像drc_rule並不會有小於3奈米的限制，可以考慮將GCut放大，讓水平的LIG可以做左右方向的延長，M1可以有更多種繞法。
4. 目前 要和TSMC端討論是否可以將DRC給他們做驗證，如果可以要和RB教授討論未來方向。
5. 劉教授的影片
https://drive.google.com/drive/folders/16-4g6UgUwnSQEHG5rtY6AjX1XO20swwH?usp=drive_link
# 2024/1/19(FRI)
1. 抽RC教學正在進行當中
https://drive.google.com/drive/folders/1GP_N2sxLdRPwwgBubNkq9wFJ42FSlMzX?usp=drive_link
2. 在畫cell layout時 M1 Track很重要，否則在P&R階段將會造成大量off-grid的violation，增加problem size。
# 2024/1/23(TUE)
1. Fo4介紹
* Fo4是什麼？
Fo4是一種delay模型，用以量化delay。
* Fo4 delay的定義：
通常定義成一個inverter的output接上四個相同的inverter後，此inverter 的delay。

2. 學長有提供 finFlex最終版有錯誤的CELL ，請各位自行認領
3. 學特徵化
https://drive.google.com/drive/folders/1GP_N2sxLdRPwwgBubNkq9wFJ42FSlMzX
# 2024/1/26(FRI)
1. 尚謀學長的paper，是一個未來趨勢的研究方向，請自行觀看
Complementary FET (CFET) Standard Cell Design for Low Parasitics and Its Impact on VLSI
Prediction at 3-m Process
https://drive.google.com/drive/folders/1X67iT1KTOu2k3cJU2HKrML9HXkleCpBL?usp=drive_link
2. 下次報告自己錯誤的lvs drc
# 2024/02/02(FRI)
1. 楷捷學長在處理off-grid error
下面是關於off-grid error的解釋
If the snap spacing is too small, the DRC will give you "off-grid" errors. The only way to remedy this error is to delete EVERYTHING you've drawn using the too-small snap spacing, change your snap spacing back and start again.

2. Parasitic Capacitance-寄生電容:兩個相鄰的導體互相靠近，彼此電場的影響，在電路中是非意圖添加的電容，雖然不是設計的一部分，但是依然對IC的性能產生影響。
# 2024/02/06(TUE)
Candace p&r會把buffer拔掉，然後再自己做buffer insertion
# 2024/02/16(FRI)
1. 出現Identifying Issues，需要先Improve layout，increase access point，最後都不行的話才考慮，remove或add dummy poly，另外下次開會前需要確定cell統一的位置。

2. cell lib裡的cell high需要弄對，因為現在的是6T的

3. 學姐現在做的VBPR → BPR → LIG要連起來，其他的都可以拿掉，LISD先暫時不要放。

4. 碩一學習後端流程的要去了解輸出檔案的意義，自己output出來的file和input進去的有沒有合理。

5. Synthesis需要用的是學長給的全部的cell，不能用只有自己cell的lib

# 2024/02/23(FRI)
1. 整理cell lib裡面有一些有x2但是沒有x1的要增加x1
2. netlist如果可以修改得更好的，就修改
3. chip 有四種path
    1. 從晶片輸入到晶片輸出 (Chip Input to Chip Output)
    2. 從晶片輸入到觸發器 (Chip Input to Flip-Flop Input)
    3. 從觸發器到觸發器 (Flip-Flop to Flip-Flop)
    4. 從觸發器到晶片輸出 (Flip-Flop to Chip Output)

# 2024/03/01(FRI)
1. 楊博翔統整大家更新好的cell，周日交給學長
2. 黃名義分配IC/CAD的題目，下周每個人要跟大家統整自己各自的題目