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# System prepended metadata

title: ASIC flow

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# ASIC flow

## Questions
對於ASIC Design flow每個階段插入static timing analysis、power analysis、noise analysis bonding analysis及     diagnoise的原因。
 
        在DFT(轉gate-level)就可加入STA分析時間。
        Pre-layout就可以先做一次power analysis，
        若太糟需送回RD端修改，post-layout則是最後檢查一次power。
        
        Noise應該是有些線貼太近造成電容的一些效應需要解決。
        
        Bounding是將cell打金屬線可以用樹酯進行封裝。
        
        Diagnosis是針對fail的晶片進行測試，提高良率。
        
        
### Timing optimization 的技巧(page 24)
    1.Size up/down cells 
    2.Inserting buffers
    3.Restructuring/cloning


上面三個技巧為何能優化時間的原因
Size up/down cell 與 Inserting buffer兩個方法主要是增強cell的推力，但是也不能無上限增大推力，會讓面積過大。
Restructuring/cloning的方法是透過boolean function的最佳化或是採用其他logic gate的組成方式來實現timing 。optimization。


	學習到的東西
	了解ASIC design flow(page 7) 及 work flow內容(page 8)
 
Work flow了解到不同應用，有不同的IP Request。Data-in需要輸入的netlist檔案，還有Design constrain的一些資訊，並做Trial Run。
	了解以下流程目的
	Floorplan(page 18)
1.	將gate-level 轉成 physical，在這個過程決定設計的品質。
2.	需考量(timing & power) 與 (Area & clock skew)之間的trade off。
3.	確定module 大小、位置、形狀。

 

	Timing optimization(page 24)
	Size up/down cells 
	Inserting buffers
	Restructuring/cloning
了解到三個方法優化原因(詳細在針對文件疑惑的地方)
	Clock tree synthesis(CTS): (page 23)
	transition time 
訊號由low到high或high到low轉換的時間，rising edge由10% -> 90%的時間，falling edge 由90% -> 10%。
 
圖片來源:
https://blog.csdn.net/Tao_ZT/article/details/102456831
	insertion delay(source latency):
主要指從clock source端到clock定義端的延遲。
 
圖片來源: https://blog.csdn.net/Tao_ZT/article/details/102456830
	clock skew
根據clock的路徑不一樣造成時間無法對齊。
 
圖片來源:
http://www.vlsi-expert.com/2016/03/types-of-clock-skew.html
	Routing: (page 25)
	主要完成所有的連線並修改連線的violation。
	Resistance and Capacitance Extraction: (page 26)
	Area capacitance
	Fringe capacitance
	Coupling capacitance
 
看起來像FinFET的架構，推測黃色的為Gate，了解到個金屬之間的電容效應。

